/* * Copyright (C) 2019 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included * in all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ #ifndef _nbio_2_3_OFFSET_HEADER #define _nbio_2_3_OFFSET_HEADER // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_PF_MM_INDEX … #define mmBIF_BX_PF_MM_INDEX_BASE_IDX … #define mmBIF_BX_PF_MM_DATA … #define mmBIF_BX_PF_MM_DATA_BASE_IDX … #define mmBIF_BX_PF_MM_INDEX_HI … #define mmBIF_BX_PF_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_SYSDEC // base address: 0x0 #define mmSYSHUB_INDEX_OVLP … #define mmSYSHUB_INDEX_OVLP_BASE_IDX … #define mmSYSHUB_DATA_OVLP … #define mmSYSHUB_DATA_OVLP_BASE_IDX … #define mmPCIE_INDEX … #define mmPCIE_INDEX_BASE_IDX … #define mmPCIE_DATA … #define mmPCIE_DATA_BASE_IDX … #define mmPCIE_INDEX2 … #define mmPCIE_INDEX2_BASE_IDX … #define mmPCIE_DATA2 … #define mmPCIE_DATA2_BASE_IDX … #define mmSBIOS_SCRATCH_0 … #define mmSBIOS_SCRATCH_0_BASE_IDX … #define mmSBIOS_SCRATCH_1 … #define mmSBIOS_SCRATCH_1_BASE_IDX … #define mmSBIOS_SCRATCH_2 … #define mmSBIOS_SCRATCH_2_BASE_IDX … #define mmSBIOS_SCRATCH_3 … #define mmSBIOS_SCRATCH_3_BASE_IDX … #define mmBIOS_SCRATCH_0 … #define mmBIOS_SCRATCH_0_BASE_IDX … #define mmBIOS_SCRATCH_1 … #define mmBIOS_SCRATCH_1_BASE_IDX … #define mmBIOS_SCRATCH_2 … #define mmBIOS_SCRATCH_2_BASE_IDX … #define mmBIOS_SCRATCH_3 … #define mmBIOS_SCRATCH_3_BASE_IDX … #define mmBIOS_SCRATCH_4 … #define mmBIOS_SCRATCH_4_BASE_IDX … #define mmBIOS_SCRATCH_5 … #define mmBIOS_SCRATCH_5_BASE_IDX … #define mmBIOS_SCRATCH_6 … #define mmBIOS_SCRATCH_6_BASE_IDX … #define mmBIOS_SCRATCH_7 … #define mmBIOS_SCRATCH_7_BASE_IDX … #define mmBIOS_SCRATCH_8 … #define mmBIOS_SCRATCH_8_BASE_IDX … #define mmBIOS_SCRATCH_9 … #define mmBIOS_SCRATCH_9_BASE_IDX … #define mmBIOS_SCRATCH_10 … #define mmBIOS_SCRATCH_10_BASE_IDX … #define mmBIOS_SCRATCH_11 … #define mmBIOS_SCRATCH_11_BASE_IDX … #define mmBIOS_SCRATCH_12 … #define mmBIOS_SCRATCH_12_BASE_IDX … #define mmBIOS_SCRATCH_13 … #define mmBIOS_SCRATCH_13_BASE_IDX … #define mmBIOS_SCRATCH_14 … #define mmBIOS_SCRATCH_14_BASE_IDX … #define mmBIOS_SCRATCH_15 … #define mmBIOS_SCRATCH_15_BASE_IDX … #define mmBIF_RLC_INTR_CNTL … #define mmBIF_RLC_INTR_CNTL_BASE_IDX … #define mmBIF_VCE_INTR_CNTL … #define mmBIF_VCE_INTR_CNTL_BASE_IDX … #define mmBIF_UVD_INTR_CNTL … #define mmBIF_UVD_INTR_CNTL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR0 … #define mmGFX_MMIOREG_CAM_ADDR0_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR0 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR1 … #define mmGFX_MMIOREG_CAM_ADDR1_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR1 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR2 … #define mmGFX_MMIOREG_CAM_ADDR2_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR2 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR3 … #define mmGFX_MMIOREG_CAM_ADDR3_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR3 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR4 … #define mmGFX_MMIOREG_CAM_ADDR4_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR4 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR5 … #define mmGFX_MMIOREG_CAM_ADDR5_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR5 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR6 … #define mmGFX_MMIOREG_CAM_ADDR6_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR6 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR7 … #define mmGFX_MMIOREG_CAM_ADDR7_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR7 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX … #define mmGFX_MMIOREG_CAM_CNTL … #define mmGFX_MMIOREG_CAM_CNTL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ZERO_CPL … #define mmGFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ONE_CPL … #define mmGFX_MMIOREG_CAM_ONE_CPL_BASE_IDX … #define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX … // addressBlock: nbio_nbif0_syshub_mmreg_syshubdec // base address: 0x0 #define mmSYSHUB_INDEX … #define mmSYSHUB_INDEX_BASE_IDX … #define mmSYSHUB_DATA … #define mmSYSHUB_DATA_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 // base address: 0x0 #define mmRCC_BIF_STRAP0 … #define mmRCC_BIF_STRAP0_BASE_IDX … #define mmRCC_BIF_STRAP1 … #define mmRCC_BIF_STRAP1_BASE_IDX … #define mmRCC_BIF_STRAP2 … #define mmRCC_BIF_STRAP2_BASE_IDX … #define mmRCC_BIF_STRAP3 … #define mmRCC_BIF_STRAP3_BASE_IDX … #define mmRCC_BIF_STRAP4 … #define mmRCC_BIF_STRAP4_BASE_IDX … #define mmRCC_BIF_STRAP5 … #define mmRCC_BIF_STRAP5_BASE_IDX … #define mmRCC_BIF_STRAP6 … #define mmRCC_BIF_STRAP6_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP0 … #define mmRCC_DEV0_PORT_STRAP0_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP1 … #define mmRCC_DEV0_PORT_STRAP1_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP2 … #define mmRCC_DEV0_PORT_STRAP2_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP3 … #define mmRCC_DEV0_PORT_STRAP3_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP4 … #define mmRCC_DEV0_PORT_STRAP4_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP5 … #define mmRCC_DEV0_PORT_STRAP5_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP6 … #define mmRCC_DEV0_PORT_STRAP6_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP7 … #define mmRCC_DEV0_PORT_STRAP7_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP8 … #define mmRCC_DEV0_PORT_STRAP8_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP9 … #define mmRCC_DEV0_PORT_STRAP9_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP0 … #define mmRCC_DEV0_EPF0_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP1 … #define mmRCC_DEV0_EPF0_STRAP1_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP13 … #define mmRCC_DEV0_EPF0_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP2 … #define mmRCC_DEV0_EPF0_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP3 … #define mmRCC_DEV0_EPF0_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP4 … #define mmRCC_DEV0_EPF0_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP5 … #define mmRCC_DEV0_EPF0_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP8 … #define mmRCC_DEV0_EPF0_STRAP8_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP9 … #define mmRCC_DEV0_EPF0_STRAP9_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP0 … #define mmRCC_DEV0_EPF1_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP10 … #define mmRCC_DEV0_EPF1_STRAP10_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP11 … #define mmRCC_DEV0_EPF1_STRAP11_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP12 … #define mmRCC_DEV0_EPF1_STRAP12_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP13 … #define mmRCC_DEV0_EPF1_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP2 … #define mmRCC_DEV0_EPF1_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP3 … #define mmRCC_DEV0_EPF1_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP4 … #define mmRCC_DEV0_EPF1_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP5 … #define mmRCC_DEV0_EPF1_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP6 … #define mmRCC_DEV0_EPF1_STRAP6_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP7 … #define mmRCC_DEV0_EPF1_STRAP7_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 // base address: 0x0 #define mmEP_PCIE_SCRATCH … #define mmEP_PCIE_SCRATCH_BASE_IDX … #define mmEP_PCIE_CNTL … #define mmEP_PCIE_CNTL_BASE_IDX … #define mmEP_PCIE_INT_CNTL … #define mmEP_PCIE_INT_CNTL_BASE_IDX … #define mmEP_PCIE_INT_STATUS … #define mmEP_PCIE_INT_STATUS_BASE_IDX … #define mmEP_PCIE_RX_CNTL2 … #define mmEP_PCIE_RX_CNTL2_BASE_IDX … #define mmEP_PCIE_BUS_CNTL … #define mmEP_PCIE_BUS_CNTL_BASE_IDX … #define mmEP_PCIE_CFG_CNTL … #define mmEP_PCIE_CFG_CNTL_BASE_IDX … #define mmEP_PCIE_TX_LTR_CNTL … #define mmEP_PCIE_TX_LTR_CNTL_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define mmEP_PCIE_STRAP_MISC … #define mmEP_PCIE_STRAP_MISC_BASE_IDX … #define mmEP_PCIE_STRAP_MISC2 … #define mmEP_PCIE_STRAP_MISC2_BASE_IDX … #define mmEP_PCIE_F0_DPA_CAP … #define mmEP_PCIE_F0_DPA_CAP_BASE_IDX … #define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR … #define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define mmEP_PCIE_F0_DPA_CNTL … #define mmEP_PCIE_F0_DPA_CNTL_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define mmEP_PCIE_PME_CONTROL … #define mmEP_PCIE_PME_CONTROL_BASE_IDX … #define mmEP_PCIEP_RESERVED … #define mmEP_PCIEP_RESERVED_BASE_IDX … #define mmEP_PCIE_TX_CNTL … #define mmEP_PCIE_TX_CNTL_BASE_IDX … #define mmEP_PCIE_TX_REQUESTER_ID … #define mmEP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define mmEP_PCIE_ERR_CNTL … #define mmEP_PCIE_ERR_CNTL_BASE_IDX … #define mmEP_PCIE_RX_CNTL … #define mmEP_PCIE_RX_CNTL_BASE_IDX … #define mmEP_PCIE_LC_SPEED_CNTL … #define mmEP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 // base address: 0x0 #define mmDN_PCIE_RESERVED … #define mmDN_PCIE_RESERVED_BASE_IDX … #define mmDN_PCIE_SCRATCH … #define mmDN_PCIE_SCRATCH_BASE_IDX … #define mmDN_PCIE_CNTL … #define mmDN_PCIE_CNTL_BASE_IDX … #define mmDN_PCIE_CONFIG_CNTL … #define mmDN_PCIE_CONFIG_CNTL_BASE_IDX … #define mmDN_PCIE_RX_CNTL2 … #define mmDN_PCIE_RX_CNTL2_BASE_IDX … #define mmDN_PCIE_BUS_CNTL … #define mmDN_PCIE_BUS_CNTL_BASE_IDX … #define mmDN_PCIE_CFG_CNTL … #define mmDN_PCIE_CFG_CNTL_BASE_IDX … #define mmDN_PCIE_STRAP_F0 … #define mmDN_PCIE_STRAP_F0_BASE_IDX … #define mmDN_PCIE_STRAP_MISC … #define mmDN_PCIE_STRAP_MISC_BASE_IDX … #define mmDN_PCIE_STRAP_MISC2 … #define mmDN_PCIE_STRAP_MISC2_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 // base address: 0x0 #define mmPCIE_ERR_CNTL … #define mmPCIE_ERR_CNTL_BASE_IDX … #define mmPCIE_RX_CNTL … #define mmPCIE_RX_CNTL_BASE_IDX … #define mmPCIE_LC_SPEED_CNTL … #define mmPCIE_LC_SPEED_CNTL_BASE_IDX … #define mmPCIE_LC_CNTL2 … #define mmPCIE_LC_CNTL2_BASE_IDX … #define mmPCIEP_STRAP_MISC … #define mmPCIEP_STRAP_MISC_BASE_IDX … #define mmLTR_MSG_INFO_FROM_EP … #define mmLTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] // base address: 0x3480 #define mmRCC_DEV0_EPF0_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 // base address: 0x0 #define mmRCC_ERR_INT_CNTL … #define mmRCC_ERR_INT_CNTL_BASE_IDX … #define mmRCC_BACO_CNTL_MISC … #define mmRCC_BACO_CNTL_MISC_BASE_IDX … #define mmRCC_RESET_EN … #define mmRCC_RESET_EN_BASE_IDX … #define mmRCC_VDM_SUPPORT … #define mmRCC_VDM_SUPPORT_BASE_IDX … #define mmRCC_MARGIN_PARAM_CNTL0 … #define mmRCC_MARGIN_PARAM_CNTL0_BASE_IDX … #define mmRCC_MARGIN_PARAM_CNTL1 … #define mmRCC_MARGIN_PARAM_CNTL1_BASE_IDX … #define mmRCC_GPUIOV_REGION … #define mmRCC_GPUIOV_REGION_BASE_IDX … #define mmRCC_PEER_REG_RANGE0 … #define mmRCC_PEER_REG_RANGE0_BASE_IDX … #define mmRCC_PEER_REG_RANGE1 … #define mmRCC_PEER_REG_RANGE1_BASE_IDX … #define mmRCC_BUS_CNTL … #define mmRCC_BUS_CNTL_BASE_IDX … #define mmRCC_CONFIG_CNTL … #define mmRCC_CONFIG_CNTL_BASE_IDX … #define mmRCC_CONFIG_F0_BASE … #define mmRCC_CONFIG_F0_BASE_BASE_IDX … #define mmRCC_CONFIG_APER_SIZE … #define mmRCC_CONFIG_APER_SIZE_BASE_IDX … #define mmRCC_CONFIG_REG_APER_SIZE … #define mmRCC_CONFIG_REG_APER_SIZE_BASE_IDX … #define mmRCC_XDMA_LO … #define mmRCC_XDMA_LO_BASE_IDX … #define mmRCC_XDMA_HI … #define mmRCC_XDMA_HI_BASE_IDX … #define mmRCC_FEATURES_CONTROL_MISC … #define mmRCC_FEATURES_CONTROL_MISC_BASE_IDX … #define mmRCC_BUSNUM_CNTL1 … #define mmRCC_BUSNUM_CNTL1_BASE_IDX … #define mmRCC_BUSNUM_LIST0 … #define mmRCC_BUSNUM_LIST0_BASE_IDX … #define mmRCC_BUSNUM_LIST1 … #define mmRCC_BUSNUM_LIST1_BASE_IDX … #define mmRCC_BUSNUM_CNTL2 … #define mmRCC_BUSNUM_CNTL2_BASE_IDX … #define mmRCC_CAPTURE_HOST_BUSNUM … #define mmRCC_CAPTURE_HOST_BUSNUM_BASE_IDX … #define mmRCC_HOST_BUSNUM … #define mmRCC_HOST_BUSNUM_BASE_IDX … #define mmRCC_PEER0_FB_OFFSET_HI … #define mmRCC_PEER0_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER0_FB_OFFSET_LO … #define mmRCC_PEER0_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER1_FB_OFFSET_HI … #define mmRCC_PEER1_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER1_FB_OFFSET_LO … #define mmRCC_PEER1_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER2_FB_OFFSET_HI … #define mmRCC_PEER2_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER2_FB_OFFSET_LO … #define mmRCC_PEER2_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER3_FB_OFFSET_HI … #define mmRCC_PEER3_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER3_FB_OFFSET_LO … #define mmRCC_PEER3_FB_OFFSET_LO_BASE_IDX … #define mmRCC_DEVFUNCNUM_LIST0 … #define mmRCC_DEVFUNCNUM_LIST0_BASE_IDX … #define mmRCC_DEVFUNCNUM_LIST1 … #define mmRCC_DEVFUNCNUM_LIST1_BASE_IDX … #define mmRCC_DEV0_LINK_CNTL … #define mmRCC_DEV0_LINK_CNTL_BASE_IDX … #define mmRCC_CMN_LINK_CNTL … #define mmRCC_CMN_LINK_CNTL_BASE_IDX … #define mmRCC_EP_REQUESTERID_RESTORE … #define mmRCC_EP_REQUESTERID_RESTORE_BASE_IDX … #define mmRCC_LTR_LSWITCH_CNTL … #define mmRCC_LTR_LSWITCH_CNTL_BASE_IDX … #define mmRCC_MH_ARB_CNTL … #define mmRCC_MH_ARB_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 // base address: 0x0 #define mmCC_BIF_BX_STRAP0 … #define mmCC_BIF_BX_STRAP0_BASE_IDX … #define mmCC_BIF_BX_PINSTRAP0 … #define mmCC_BIF_BX_PINSTRAP0_BASE_IDX … #define mmBIF_MM_INDACCESS_CNTL … #define mmBIF_MM_INDACCESS_CNTL_BASE_IDX … #define mmBUS_CNTL … #define mmBUS_CNTL_BASE_IDX … #define mmBIF_SCRATCH0 … #define mmBIF_SCRATCH0_BASE_IDX … #define mmBIF_SCRATCH1 … #define mmBIF_SCRATCH1_BASE_IDX … #define mmBX_RESET_EN … #define mmBX_RESET_EN_BASE_IDX … #define mmMM_CFGREGS_CNTL … #define mmMM_CFGREGS_CNTL_BASE_IDX … #define mmBX_RESET_CNTL … #define mmBX_RESET_CNTL_BASE_IDX … #define mmINTERRUPT_CNTL … #define mmINTERRUPT_CNTL_BASE_IDX … #define mmINTERRUPT_CNTL2 … #define mmINTERRUPT_CNTL2_BASE_IDX … #define mmCLKREQB_PAD_CNTL … #define mmCLKREQB_PAD_CNTL_BASE_IDX … #define mmBIF_FEATURES_CONTROL_MISC … #define mmBIF_FEATURES_CONTROL_MISC_BASE_IDX … #define mmBIF_DOORBELL_CNTL … #define mmBIF_DOORBELL_CNTL_BASE_IDX … #define mmBIF_DOORBELL_INT_CNTL … #define mmBIF_DOORBELL_INT_CNTL_BASE_IDX … #define mmBIF_FB_EN … #define mmBIF_FB_EN_BASE_IDX … #define mmBIF_INTR_CNTL … #define mmBIF_INTR_CNTL_BASE_IDX … #define mmBIF_MST_TRANS_PENDING_VF … #define mmBIF_MST_TRANS_PENDING_VF_BASE_IDX … #define mmBIF_SLV_TRANS_PENDING_VF … #define mmBIF_SLV_TRANS_PENDING_VF_BASE_IDX … #define mmBACO_CNTL … #define mmBACO_CNTL_BASE_IDX … #define mmBIF_BACO_EXIT_TIME0 … #define mmBIF_BACO_EXIT_TIME0_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER1 … #define mmBIF_BACO_EXIT_TIMER1_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER2 … #define mmBIF_BACO_EXIT_TIMER2_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER3 … #define mmBIF_BACO_EXIT_TIMER3_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER4 … #define mmBIF_BACO_EXIT_TIMER4_BASE_IDX … #define mmMEM_TYPE_CNTL … #define mmMEM_TYPE_CNTL_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_CNTL … #define mmNBIF_GFX_ADDR_LUT_CNTL_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_0 … #define mmNBIF_GFX_ADDR_LUT_0_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_1 … #define mmNBIF_GFX_ADDR_LUT_1_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_2 … #define mmNBIF_GFX_ADDR_LUT_2_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_3 … #define mmNBIF_GFX_ADDR_LUT_3_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_4 … #define mmNBIF_GFX_ADDR_LUT_4_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_5 … #define mmNBIF_GFX_ADDR_LUT_5_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_6 … #define mmNBIF_GFX_ADDR_LUT_6_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_7 … #define mmNBIF_GFX_ADDR_LUT_7_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_8 … #define mmNBIF_GFX_ADDR_LUT_8_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_9 … #define mmNBIF_GFX_ADDR_LUT_9_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_10 … #define mmNBIF_GFX_ADDR_LUT_10_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_11 … #define mmNBIF_GFX_ADDR_LUT_11_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_12 … #define mmNBIF_GFX_ADDR_LUT_12_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_13 … #define mmNBIF_GFX_ADDR_LUT_13_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_14 … #define mmNBIF_GFX_ADDR_LUT_14_BASE_IDX … #define mmNBIF_GFX_ADDR_LUT_15 … #define mmNBIF_GFX_ADDR_LUT_15_BASE_IDX … #define mmREMAP_HDP_MEM_FLUSH_CNTL … #define mmREMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX … #define mmREMAP_HDP_REG_FLUSH_CNTL … #define mmREMAP_HDP_REG_FLUSH_CNTL_BASE_IDX … #define mmBIF_RB_CNTL … #define mmBIF_RB_CNTL_BASE_IDX … #define mmBIF_RB_BASE … #define mmBIF_RB_BASE_BASE_IDX … #define mmBIF_RB_RPTR … #define mmBIF_RB_RPTR_BASE_IDX … #define mmBIF_RB_WPTR … #define mmBIF_RB_WPTR_BASE_IDX … #define mmBIF_RB_WPTR_ADDR_HI … #define mmBIF_RB_WPTR_ADDR_HI_BASE_IDX … #define mmBIF_RB_WPTR_ADDR_LO … #define mmBIF_RB_WPTR_ADDR_LO_BASE_IDX … #define mmMAILBOX_INDEX … #define mmMAILBOX_INDEX_BASE_IDX … #define mmBIF_MP1_INTR_CTRL … #define mmBIF_MP1_INTR_CTRL_BASE_IDX … #define mmBIF_UVD_GPUIOV_CFG_SIZE … #define mmBIF_UVD_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_VCE_GPUIOV_CFG_SIZE … #define mmBIF_VCE_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_PERSTB_PAD_CNTL … #define mmBIF_PERSTB_PAD_CNTL_BASE_IDX … #define mmBIF_PX_EN_PAD_CNTL … #define mmBIF_PX_EN_PAD_CNTL_BASE_IDX … #define mmBIF_REFPADKIN_PAD_CNTL … #define mmBIF_REFPADKIN_PAD_CNTL_BASE_IDX … #define mmBIF_CLKREQB_PAD_CNTL … #define mmBIF_CLKREQB_PAD_CNTL_BASE_IDX … #define mmBIF_PWRBRK_PAD_CNTL … #define mmBIF_PWRBRK_PAD_CNTL_BASE_IDX … #define mmBIF_WAKEB_PAD_CNTL … #define mmBIF_WAKEB_PAD_CNTL_BASE_IDX … #define mmBIF_VAUX_PRESENT_PAD_CNTL … #define mmBIF_VAUX_PRESENT_PAD_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_PF_BIF_BME_STATUS … #define mmBIF_BX_PF_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_PF_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_PF_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_PF_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_PF_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_PF_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_PF_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_PF_BIF_TRANS_PENDING … #define mmBIF_BX_PF_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_CONTROL … #define mmBIF_BX_PF_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_PF_MAILBOX_INT_CNTL … #define mmBIF_BX_PF_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_PF_BIF_VMHV_MAILBOX … #define mmBIF_BX_PF_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_gdc_GDCDEC // base address: 0x0 #define mmA2S_CNTL_CL0 … #define mmA2S_CNTL_CL0_BASE_IDX … #define mmA2S_CNTL_CL1 … #define mmA2S_CNTL_CL1_BASE_IDX … #define mmA2S_CNTL3_CL0 … #define mmA2S_CNTL3_CL0_BASE_IDX … #define mmA2S_CNTL3_CL1 … #define mmA2S_CNTL3_CL1_BASE_IDX … #define mmA2S_CNTL_SW0 … #define mmA2S_CNTL_SW0_BASE_IDX … #define mmA2S_CNTL_SW1 … #define mmA2S_CNTL_SW1_BASE_IDX … #define mmA2S_CNTL_SW2 … #define mmA2S_CNTL_SW2_BASE_IDX … #define mmA2S_CPLBUF_ALLOC_CNTL … #define mmA2S_CPLBUF_ALLOC_CNTL_BASE_IDX … #define mmA2S_TAG_ALLOC_0 … #define mmA2S_TAG_ALLOC_0_BASE_IDX … #define mmA2S_TAG_ALLOC_1 … #define mmA2S_TAG_ALLOC_1_BASE_IDX … #define mmA2S_MISC_CNTL … #define mmA2S_MISC_CNTL_BASE_IDX … #define mmNGDC_SDP_PORT_CTRL … #define mmNGDC_SDP_PORT_CTRL_BASE_IDX … #define mmSHUB_REGS_IF_CTL … #define mmSHUB_REGS_IF_CTL_BASE_IDX … #define mmNGDC_MGCG_CTRL … #define mmNGDC_MGCG_CTRL_BASE_IDX … #define mmNGDC_RESERVED_0 … #define mmNGDC_RESERVED_0_BASE_IDX … #define mmNGDC_RESERVED_1 … #define mmNGDC_RESERVED_1_BASE_IDX … #define mmNGDC_SDP_PORT_CTRL_SOCCLK … #define mmNGDC_SDP_PORT_CTRL_SOCCLK_BASE_IDX … #define mmBIF_SDMA0_DOORBELL_RANGE … #define mmBIF_SDMA0_DOORBELL_RANGE_BASE_IDX … #define mmBIF_SDMA1_DOORBELL_RANGE … #define mmBIF_SDMA1_DOORBELL_RANGE_BASE_IDX … #define mmBIF_IH_DOORBELL_RANGE … #define mmBIF_IH_DOORBELL_RANGE_BASE_IDX … #define mmBIF_MMSCH0_DOORBELL_RANGE … #define mmBIF_MMSCH0_DOORBELL_RANGE_BASE_IDX … #define mmBIF_ACV_DOORBELL_RANGE … #define mmBIF_ACV_DOORBELL_RANGE_BASE_IDX … #define mmBIF_DOORBELL_FENCE_CNTL … #define mmBIF_DOORBELL_FENCE_CNTL_BASE_IDX … #define mmS2A_MISC_CNTL … #define mmS2A_MISC_CNTL_BASE_IDX … #define mmNGDC_PG_MISC_CTRL … #define mmNGDC_PG_MISC_CTRL_BASE_IDX … #define mmNGDC_PGMST_CTRL … #define mmNGDC_PGMST_CTRL_BASE_IDX … #define mmNGDC_PGSLV_CTRL … #define mmNGDC_PGSLV_CTRL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp // base address: 0x0 #define cfgPSWUSCFG0_0_VENDOR_ID … #define cfgPSWUSCFG0_0_DEVICE_ID … #define cfgPSWUSCFG0_0_COMMAND … #define cfgPSWUSCFG0_0_STATUS … #define cfgPSWUSCFG0_0_REVISION_ID … #define cfgPSWUSCFG0_0_PROG_INTERFACE … #define cfgPSWUSCFG0_0_SUB_CLASS … #define cfgPSWUSCFG0_0_BASE_CLASS … #define cfgPSWUSCFG0_0_CACHE_LINE … #define cfgPSWUSCFG0_0_LATENCY … #define cfgPSWUSCFG0_0_HEADER … #define cfgPSWUSCFG0_0_BIST … #define cfgPSWUSCFG0_0_SUB_BUS_NUMBER_LATENCY … #define cfgPSWUSCFG0_0_IO_BASE_LIMIT … #define cfgPSWUSCFG0_0_SECONDARY_STATUS … #define cfgPSWUSCFG0_0_MEM_BASE_LIMIT … #define cfgPSWUSCFG0_0_PREF_BASE_LIMIT … #define cfgPSWUSCFG0_0_PREF_BASE_UPPER … #define cfgPSWUSCFG0_0_PREF_LIMIT_UPPER … #define cfgPSWUSCFG0_0_IO_BASE_LIMIT_HI … #define cfgPSWUSCFG0_0_CAP_PTR … #define cfgPSWUSCFG0_0_ROM_BASE_ADDR … #define cfgPSWUSCFG0_0_INTERRUPT_LINE … #define cfgPSWUSCFG0_0_INTERRUPT_PIN … #define cfgPSWUSCFG0_0_IRQ_BRIDGE_CNTL … #define cfgPSWUSCFG0_0_EXT_BRIDGE_CNTL … #define cfgPSWUSCFG0_0_VENDOR_CAP_LIST … #define cfgPSWUSCFG0_0_ADAPTER_ID_W … #define cfgPSWUSCFG0_0_PMI_CAP_LIST … #define cfgPSWUSCFG0_0_PMI_CAP … #define cfgPSWUSCFG0_0_PMI_STATUS_CNTL … #define cfgPSWUSCFG0_0_PCIE_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_CAP … #define cfgPSWUSCFG0_0_DEVICE_CAP … #define cfgPSWUSCFG0_0_DEVICE_CNTL … #define cfgPSWUSCFG0_0_DEVICE_STATUS … #define cfgPSWUSCFG0_0_LINK_CAP … #define cfgPSWUSCFG0_0_LINK_CNTL … #define cfgPSWUSCFG0_0_LINK_STATUS … #define cfgPSWUSCFG0_0_DEVICE_CAP2 … #define cfgPSWUSCFG0_0_DEVICE_CNTL2 … #define cfgPSWUSCFG0_0_DEVICE_STATUS2 … #define cfgPSWUSCFG0_0_LINK_CAP2 … #define cfgPSWUSCFG0_0_LINK_CNTL2 … #define cfgPSWUSCFG0_0_LINK_STATUS2 … #define cfgPSWUSCFG0_0_MSI_CAP_LIST … #define cfgPSWUSCFG0_0_MSI_MSG_CNTL … #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_LO … #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_HI … #define cfgPSWUSCFG0_0_MSI_MSG_DATA … #define cfgPSWUSCFG0_0_MSI_MSG_DATA_64 … #define cfgPSWUSCFG0_0_SSID_CAP_LIST … #define cfgPSWUSCFG0_0_SSID_CAP … #define cfgPSWUSCFG0_0_MSI_MAP_CAP_LIST … #define cfgPSWUSCFG0_0_MSI_MAP_CAP … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC1 … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC2 … #define cfgPSWUSCFG0_0_PCIE_VC_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CAP_REG1 … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CAP_REG2 … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CNTL … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_STATUS … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_CAP … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_CNTL … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_STATUS … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_CAP … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_CNTL … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_STATUS … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgPSWUSCFG0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_STATUS … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_MASK … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgPSWUSCFG0_0_PCIE_CORR_ERR_STATUS … #define cfgPSWUSCFG0_0_PCIE_CORR_ERR_MASK … #define cfgPSWUSCFG0_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG0 … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG1 … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG2 … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG3 … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG0 … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG1 … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG2 … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG3 … #define cfgPSWUSCFG0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_LINK_CNTL3 … #define cfgPSWUSCFG0_0_PCIE_LANE_ERROR_STATUS … #define cfgPSWUSCFG0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_ACS_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_ACS_CAP … #define cfgPSWUSCFG0_0_PCIE_ACS_CNTL … #define cfgPSWUSCFG0_0_PCIE_MC_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_MC_CAP … #define cfgPSWUSCFG0_0_PCIE_MC_CNTL … #define cfgPSWUSCFG0_0_PCIE_MC_ADDR0 … #define cfgPSWUSCFG0_0_PCIE_MC_ADDR1 … #define cfgPSWUSCFG0_0_PCIE_MC_RCV0 … #define cfgPSWUSCFG0_0_PCIE_MC_RCV1 … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_ALL0 … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_ALL1 … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgPSWUSCFG0_0_PCIE_MC_OVERLAY_BAR0 … #define cfgPSWUSCFG0_0_PCIE_MC_OVERLAY_BAR1 … #define cfgPSWUSCFG0_0_PCIE_LTR_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_LTR_CAP … #define cfgPSWUSCFG0_0_PCIE_ARI_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_ARI_CAP … #define cfgPSWUSCFG0_0_PCIE_ARI_CNTL … #define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CAP … #define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CNTL … #define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CNTL2 … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_ESM_HEADER_1 … #define cfgPSWUSCFG0_0_PCIE_ESM_HEADER_2 … #define cfgPSWUSCFG0_0_PCIE_ESM_STATUS … #define cfgPSWUSCFG0_0_PCIE_ESM_CTRL … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_1 … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_2 … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_3 … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_4 … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_5 … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_6 … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_7 … #define cfgPSWUSCFG0_0_PCIE_DLF_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_DATA_LINK_FEATURE_CAP … #define cfgPSWUSCFG0_0_DATA_LINK_FEATURE_STATUS … #define cfgPSWUSCFG0_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_LINK_CAP_16GT … #define cfgPSWUSCFG0_0_LINK_CNTL_16GT … #define cfgPSWUSCFG0_0_LINK_STATUS_16GT … #define cfgPSWUSCFG0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_0_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_PCIE_MARGINING_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_MARGINING_PORT_CAP … #define cfgPSWUSCFG0_0_MARGINING_PORT_STATUS … #define cfgPSWUSCFG0_0_LANE_0_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_0_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_1_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_1_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_2_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_2_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_3_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_3_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_4_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_4_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_5_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_5_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_6_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_6_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_7_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_7_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_8_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_8_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_9_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_9_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_10_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_10_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_11_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_11_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_12_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_12_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_13_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_13_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_14_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_14_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_15_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_15_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_PCIE_CCIX_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_CCIX_HEADER_1 … #define cfgPSWUSCFG0_0_PCIE_CCIX_HEADER_2 … #define cfgPSWUSCFG0_0_PCIE_CCIX_CAP … #define cfgPSWUSCFG0_0_PCIE_CCIX_ESM_REQD_CAP … #define cfgPSWUSCFG0_0_PCIE_CCIX_ESM_OPTL_CAP … #define cfgPSWUSCFG0_0_PCIE_CCIX_ESM_STATUS … #define cfgPSWUSCFG0_0_PCIE_CCIX_ESM_CNTL … #define cfgPSWUSCFG0_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_0_PCIE_CCIX_TRANS_CAP … #define cfgPSWUSCFG0_0_PCIE_CCIX_TRANS_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8 … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF1_0_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF1_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF1_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF1_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_0_HEADER … #define cfgBIF_CFG_DEV0_EPF1_0_BIST … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF1_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF1_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF1_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF1_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8 … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF2_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF2_0_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF2_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF2_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF2_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_0_HEADER … #define cfgBIF_CFG_DEV0_EPF2_0_BIST … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF2_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF2_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF2_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF2_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_SBRN … #define cfgBIF_CFG_DEV0_EPF2_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_4 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_5 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_6 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_7 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_8 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_9 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_10 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_11 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_12 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_13 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_14 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_15 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_16 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_17 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_18 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_19 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_20 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_21 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_22 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_23 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_24 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_25 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_26 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_27 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_28 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_29 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_30 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_31 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_32 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_33 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_34 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_35 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_36 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_37 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_38 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_39 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_40 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_41 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_42 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_43 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_44 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_45 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_46 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_47 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_48 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_49 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_50 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_51 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_52 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_53 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_54 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_55 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_56 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_57 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_58 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_59 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_60 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_61 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_62 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_63 … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF3_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF3_0_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF3_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF3_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF3_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_0_HEADER … #define cfgBIF_CFG_DEV0_EPF3_0_BIST … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF3_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF3_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF3_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF3_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_SBRN … #define cfgBIF_CFG_DEV0_EPF3_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_4 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_5 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_6 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_7 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_8 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_9 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_10 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_11 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_12 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_13 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_14 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_15 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_16 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_17 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_18 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_19 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_20 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_21 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_22 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_23 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_24 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_25 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_26 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_27 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_28 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_29 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_30 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_31 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_32 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_33 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_34 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_35 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_36 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_37 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_38 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_39 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_40 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_41 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_42 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_43 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_44 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_45 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_46 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_47 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_48 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_49 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_50 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_51 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_52 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_53 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_54 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_55 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_56 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_57 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_58 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_59 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_60 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_61 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_62 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_63 … // addressBlock: nbio_nbif0_bif_cfg_dev0_swds_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_SWDS0_VENDOR_ID … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_ID … #define cfgBIF_CFG_DEV0_SWDS0_COMMAND … #define cfgBIF_CFG_DEV0_SWDS0_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_REVISION_ID … #define cfgBIF_CFG_DEV0_SWDS0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_SWDS0_SUB_CLASS … #define cfgBIF_CFG_DEV0_SWDS0_BASE_CLASS … #define cfgBIF_CFG_DEV0_SWDS0_CACHE_LINE … #define cfgBIF_CFG_DEV0_SWDS0_LATENCY … #define cfgBIF_CFG_DEV0_SWDS0_HEADER … #define cfgBIF_CFG_DEV0_SWDS0_BIST … #define cfgBIF_CFG_DEV0_SWDS0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_SWDS0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_SWDS0_SUB_BUS_NUMBER_LATENCY … #define cfgBIF_CFG_DEV0_SWDS0_IO_BASE_LIMIT … #define cfgBIF_CFG_DEV0_SWDS0_SECONDARY_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_MEM_BASE_LIMIT … #define cfgBIF_CFG_DEV0_SWDS0_PREF_BASE_LIMIT … #define cfgBIF_CFG_DEV0_SWDS0_PREF_BASE_UPPER … #define cfgBIF_CFG_DEV0_SWDS0_PREF_LIMIT_UPPER … #define cfgBIF_CFG_DEV0_SWDS0_IO_BASE_LIMIT_HI … #define cfgBIF_CFG_DEV0_SWDS0_CAP_PTR … #define cfgBIF_CFG_DEV0_SWDS0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_SWDS0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_SWDS0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_SWDS0_IRQ_BRIDGE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_PMI_CAP … #define cfgBIF_CFG_DEV0_SWDS0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_CAP … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CAP … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LINK_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_CAP … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_SWDS0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_SWDS0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_SWDS0_SSID_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_SSID_CAP … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_SWDS0_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_SWDS0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_SWDS0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS0_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_SWDS0_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS0_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS0_LANE_15_MARGINING_LANE_STATUS … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF0_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF1_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF2_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF3_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF4_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF5_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF6_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF7_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF8_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF9_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF10_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF11_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF12_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF13_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF14_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF15_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf16_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF16_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF17_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf18_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF18_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf19_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF19_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf20_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF20_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf21_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF21_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf22_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF22_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf23_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF23_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf24_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF24_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf25_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF25_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf26_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF26_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf27_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF27_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf28_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF28_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf29_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF29_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF30_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF0_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF0_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF0_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF0_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF0_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF1_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF1_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF1_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF1_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF1_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF1_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF1_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF1_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF1_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF1_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF1_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF2_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF2_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF2_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF2_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF2_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF2_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF3_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF3_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF3_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF4_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF4_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF4_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF4_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF4_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF4_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF4_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF4_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF4_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF4_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF5_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF5_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF5_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF5_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF5_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF5_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF5_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF6_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF6_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF6_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF6_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF6_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF6_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF6_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF6_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF6_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF6_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF6_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF7_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF7_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF7_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF7_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF7_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF7_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF7_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF7_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF7_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF7_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF7_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF7_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF7_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF8_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF8_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF8_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF8_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF8_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF8_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF8_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF8_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF8_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF8_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF8_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF8_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF9_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF9_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF9_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF9_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF9_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF9_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF9_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF9_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF9_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF9_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF9_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF9_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF10_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF10_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF10_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF10_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF10_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF10_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF11_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF11_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF11_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF11_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF11_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF11_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF11_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF11_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF11_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF11_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF11_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF11_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF11_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF12_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF12_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF12_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF12_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF12_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF12_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF12_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF12_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF12_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF12_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF12_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF12_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF13_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF13_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF13_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF13_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF13_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF13_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF13_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF13_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF13_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF13_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF13_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF13_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF13_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF14_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF14_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF14_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF14_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF14_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF14_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF14_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF14_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF14_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF14_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF14_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF14_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF14_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF15_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF15_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF15_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF15_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF15_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF15_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF15_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF15_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF15_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF15_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF15_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF16_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF16_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF16_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF16_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF16_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF16_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF16_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF16_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF16_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF16_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF16_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF16_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF16_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF16_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf17_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF17_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF17_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF17_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF17_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF17_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF17_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF17_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF17_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF17_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF17_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf17_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF17_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF17_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF17_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF17_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf18_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF18_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF18_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF18_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF18_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF18_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF18_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF18_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF18_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF18_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF18_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf18_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF18_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF18_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF18_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF18_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF19_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF19_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF19_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF19_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF19_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF19_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF19_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF19_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF19_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF19_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF19_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF19_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF19_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF19_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF20_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF20_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF20_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF20_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF20_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF20_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF20_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF20_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF20_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF20_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF20_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF20_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF20_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF20_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF21_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF21_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF21_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF21_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF21_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF21_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF21_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF21_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF21_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF21_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF21_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF21_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF21_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF21_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF22_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF22_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF22_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF22_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF22_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF22_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF22_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF22_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF22_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF22_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF22_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf23_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF23_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF23_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF23_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF23_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF23_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF23_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF23_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF23_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF23_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF23_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf23_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF23_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF23_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF23_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF23_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF24_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF24_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF24_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF24_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF24_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF24_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF24_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF24_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF24_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF24_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF24_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF24_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF24_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF24_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF25_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF25_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF25_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF25_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF25_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF25_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF25_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF25_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF25_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF25_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF25_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF25_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF25_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF25_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF26_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF26_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF26_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF26_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF26_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF26_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF26_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF26_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF26_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF26_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF26_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF26_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF26_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF26_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF27_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF27_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF27_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF27_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF27_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF27_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF27_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF27_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF27_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF28_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF28_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF28_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF28_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF28_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF28_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF28_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF28_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF28_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF28_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF28_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF28_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF28_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF28_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF29_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF29_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF29_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF29_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF29_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF29_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF29_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF29_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF29_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF29_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF29_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF29_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF29_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF29_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_SYSPFVFDEC // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF30_MM_INDEX … #define mmBIF_BX_DEV0_EPF0_VF30_MM_INDEX_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MM_DATA … #define mmBIF_BX_DEV0_EPF0_VF30_MM_DATA_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MM_INDEX_HI … #define mmBIF_BX_DEV0_EPF0_VF30_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF30_RCC_ERR_LOG … #define mmRCC_DEV0_EPF0_VF30_RCC_ERR_LOG_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_RCC_DOORBELL_APER_EN … #define mmRCC_DEV0_EPF0_VF30_RCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_MEMSIZE … #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_RESERVED … #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_RESERVED_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_RCC_IOV_FUNC_IDENTIFIER … #define mmRCC_DEV0_EPF0_VF30_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BX_DEV0_EPF0_VF30_BIF_BME_STATUS … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_BME_STATUS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_ATOMIC_ERR_LOG … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_CNTL … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_HDP_REG_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF30_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_HDP_MEM_COHERENCY_FLUSH_CNTL … #define mmBIF_BX_DEV0_EPF0_VF30_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_REQ … #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_REQ_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE … #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_NBIF_GFX_ADDR_LUT_BYPASS … #define mmBIF_BX_DEV0_EPF0_VF30_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0 … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW1 … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW2 … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW3 … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW0 … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW1 … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW2 … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW3 … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_CONTROL … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_CONTROL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_INT_CNTL … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_VMHV_MAILBOX … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFDEC2 // base address: 0x0 #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_LO … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_HI … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_MSG_DATA … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_CONTROL … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_LO … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_HI … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_MSG_DATA … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_CONTROL … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_LO … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_HI … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_MSG_DATA … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_CONTROL … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_LO … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_HI … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_MSG_DATA … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_CONTROL … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_PBA … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC // base address: 0xd0000000 #define cfgBIF_BX_DEV0_EPF0_VF0_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF0_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFPFVFDEC1 // base address: 0xd0000000 #define cfgRCC_DEV0_EPF0_VF0_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1 // base address: 0xd0000000 #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFDEC2 // base address: 0xd0000000 #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_SYSPFVFDEC // base address: 0xd0080000 #define cfgBIF_BX_DEV0_EPF0_VF1_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF1_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFPFVFDEC1 // base address: 0xd0080000 #define cfgRCC_DEV0_EPF0_VF1_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF1_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF1_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF1_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF1_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_BIFPFVFDEC1 // base address: 0xd0080000 #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFDEC2 // base address: 0xd0080000 #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_SYSPFVFDEC // base address: 0xd0100000 #define cfgBIF_BX_DEV0_EPF0_VF2_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF2_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1 // base address: 0xd0100000 #define cfgRCC_DEV0_EPF0_VF2_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_BIFPFVFDEC1 // base address: 0xd0100000 #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFDEC2 // base address: 0xd0100000 #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_SYSPFVFDEC // base address: 0xd0180000 #define cfgBIF_BX_DEV0_EPF0_VF3_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF3_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFPFVFDEC1 // base address: 0xd0180000 #define cfgRCC_DEV0_EPF0_VF3_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_BIFPFVFDEC1 // base address: 0xd0180000 #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFDEC2 // base address: 0xd0180000 #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_SYSPFVFDEC // base address: 0xd0200000 #define cfgBIF_BX_DEV0_EPF0_VF4_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF4_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFPFVFDEC1 // base address: 0xd0200000 #define cfgRCC_DEV0_EPF0_VF4_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF4_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF4_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_BIFPFVFDEC1 // base address: 0xd0200000 #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF4_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFDEC2 // base address: 0xd0200000 #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_SYSPFVFDEC // base address: 0xd0280000 #define cfgBIF_BX_DEV0_EPF0_VF5_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF5_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1 // base address: 0xd0280000 #define cfgRCC_DEV0_EPF0_VF5_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_BIFPFVFDEC1 // base address: 0xd0280000 #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF5_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFDEC2 // base address: 0xd0280000 #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_SYSPFVFDEC // base address: 0xd0300000 #define cfgBIF_BX_DEV0_EPF0_VF6_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF6_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFPFVFDEC1 // base address: 0xd0300000 #define cfgRCC_DEV0_EPF0_VF6_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF6_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF6_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF6_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF6_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_BIFPFVFDEC1 // base address: 0xd0300000 #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF6_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFDEC2 // base address: 0xd0300000 #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_SYSPFVFDEC // base address: 0xd0380000 #define cfgBIF_BX_DEV0_EPF0_VF7_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF7_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF7_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFPFVFDEC1 // base address: 0xd0380000 #define cfgRCC_DEV0_EPF0_VF7_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF7_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF7_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF7_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF7_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_BIFPFVFDEC1 // base address: 0xd0380000 #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF7_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFDEC2 // base address: 0xd0380000 #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_SYSPFVFDEC // base address: 0xd0400000 #define cfgBIF_BX_DEV0_EPF0_VF8_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF8_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF8_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFPFVFDEC1 // base address: 0xd0400000 #define cfgRCC_DEV0_EPF0_VF8_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF8_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF8_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF8_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF8_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_BIFPFVFDEC1 // base address: 0xd0400000 #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF8_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFDEC2 // base address: 0xd0400000 #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_SYSPFVFDEC // base address: 0xd0480000 #define cfgBIF_BX_DEV0_EPF0_VF9_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF9_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFPFVFDEC1 // base address: 0xd0480000 #define cfgRCC_DEV0_EPF0_VF9_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF9_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF9_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF9_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF9_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_BIFPFVFDEC1 // base address: 0xd0480000 #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF9_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFDEC2 // base address: 0xd0480000 #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_SYSPFVFDEC // base address: 0xd0500000 #define cfgBIF_BX_DEV0_EPF0_VF10_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF10_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFPFVFDEC1 // base address: 0xd0500000 #define cfgRCC_DEV0_EPF0_VF10_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_BIFPFVFDEC1 // base address: 0xd0500000 #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF10_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFDEC2 // base address: 0xd0500000 #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_SYSPFVFDEC // base address: 0xd0580000 #define cfgBIF_BX_DEV0_EPF0_VF11_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF11_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF11_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFPFVFDEC1 // base address: 0xd0580000 #define cfgRCC_DEV0_EPF0_VF11_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF11_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF11_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF11_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF11_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_BIFPFVFDEC1 // base address: 0xd0580000 #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF11_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFDEC2 // base address: 0xd0580000 #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_SYSPFVFDEC // base address: 0xd0600000 #define cfgBIF_BX_DEV0_EPF0_VF12_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF12_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFPFVFDEC1 // base address: 0xd0600000 #define cfgRCC_DEV0_EPF0_VF12_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF12_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF12_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF12_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF12_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_BIFPFVFDEC1 // base address: 0xd0600000 #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF12_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFDEC2 // base address: 0xd0600000 #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_SYSPFVFDEC // base address: 0xd0680000 #define cfgBIF_BX_DEV0_EPF0_VF13_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF13_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF13_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFPFVFDEC1 // base address: 0xd0680000 #define cfgRCC_DEV0_EPF0_VF13_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF13_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF13_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF13_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF13_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_BIFPFVFDEC1 // base address: 0xd0680000 #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF13_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFDEC2 // base address: 0xd0680000 #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_SYSPFVFDEC // base address: 0xd0700000 #define cfgBIF_BX_DEV0_EPF0_VF14_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF14_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF14_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFPFVFDEC1 // base address: 0xd0700000 #define cfgRCC_DEV0_EPF0_VF14_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF14_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF14_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF14_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF14_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_BIFPFVFDEC1 // base address: 0xd0700000 #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF14_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFDEC2 // base address: 0xd0700000 #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_SYSPFVFDEC // base address: 0xd0780000 #define cfgBIF_BX_DEV0_EPF0_VF15_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF15_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFPFVFDEC1 // base address: 0xd0780000 #define cfgRCC_DEV0_EPF0_VF15_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF15_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF15_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF15_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF15_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_BIFPFVFDEC1 // base address: 0xd0780000 #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF15_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFDEC2 // base address: 0xd0780000 #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_SYSPFVFDEC // base address: 0xd0800000 #define cfgBIF_BX_DEV0_EPF0_VF16_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF16_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF16_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFPFVFDEC1 // base address: 0xd0800000 #define cfgRCC_DEV0_EPF0_VF16_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF16_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF16_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF16_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF16_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_BIFPFVFDEC1 // base address: 0xd0800000 #define cfgBIF_BX_DEV0_EPF0_VF16_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF16_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF16_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF16_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF16_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF16_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF16_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFDEC2 // base address: 0xd0800000 #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf17_SYSPFVFDEC // base address: 0xd0880000 #define cfgBIF_BX_DEV0_EPF0_VF17_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF17_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF17_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFPFVFDEC1 // base address: 0xd0880000 #define cfgRCC_DEV0_EPF0_VF17_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF17_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF17_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF17_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF17_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf17_BIFPFVFDEC1 // base address: 0xd0880000 #define cfgBIF_BX_DEV0_EPF0_VF17_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF17_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF17_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF17_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF17_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF17_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF17_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFDEC2 // base address: 0xd0880000 #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf18_SYSPFVFDEC // base address: 0xd0900000 #define cfgBIF_BX_DEV0_EPF0_VF18_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF18_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF18_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFPFVFDEC1 // base address: 0xd0900000 #define cfgRCC_DEV0_EPF0_VF18_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF18_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF18_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF18_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF18_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf18_BIFPFVFDEC1 // base address: 0xd0900000 #define cfgBIF_BX_DEV0_EPF0_VF18_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF18_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF18_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF18_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF18_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF18_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF18_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFDEC2 // base address: 0xd0900000 #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_SYSPFVFDEC // base address: 0xd0980000 #define cfgBIF_BX_DEV0_EPF0_VF19_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF19_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF19_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFPFVFDEC1 // base address: 0xd0980000 #define cfgRCC_DEV0_EPF0_VF19_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF19_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF19_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF19_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF19_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_BIFPFVFDEC1 // base address: 0xd0980000 #define cfgBIF_BX_DEV0_EPF0_VF19_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF19_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF19_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF19_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF19_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF19_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF19_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFDEC2 // base address: 0xd0980000 #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_SYSPFVFDEC // base address: 0xd0a00000 #define cfgBIF_BX_DEV0_EPF0_VF20_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF20_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF20_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFPFVFDEC1 // base address: 0xd0a00000 #define cfgRCC_DEV0_EPF0_VF20_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF20_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF20_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF20_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF20_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_BIFPFVFDEC1 // base address: 0xd0a00000 #define cfgBIF_BX_DEV0_EPF0_VF20_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF20_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF20_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF20_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF20_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF20_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF20_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFDEC2 // base address: 0xd0a00000 #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_SYSPFVFDEC // base address: 0xd0a80000 #define cfgBIF_BX_DEV0_EPF0_VF21_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF21_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF21_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFPFVFDEC1 // base address: 0xd0a80000 #define cfgRCC_DEV0_EPF0_VF21_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF21_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF21_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF21_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF21_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_BIFPFVFDEC1 // base address: 0xd0a80000 #define cfgBIF_BX_DEV0_EPF0_VF21_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF21_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF21_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF21_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF21_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF21_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF21_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFDEC2 // base address: 0xd0a80000 #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_SYSPFVFDEC // base address: 0xd0b00000 #define cfgBIF_BX_DEV0_EPF0_VF22_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF22_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF22_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFPFVFDEC1 // base address: 0xd0b00000 #define cfgRCC_DEV0_EPF0_VF22_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF22_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF22_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF22_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF22_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_BIFPFVFDEC1 // base address: 0xd0b00000 #define cfgBIF_BX_DEV0_EPF0_VF22_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF22_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF22_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF22_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF22_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF22_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF22_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFDEC2 // base address: 0xd0b00000 #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf23_SYSPFVFDEC // base address: 0xd0b80000 #define cfgBIF_BX_DEV0_EPF0_VF23_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF23_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF23_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFPFVFDEC1 // base address: 0xd0b80000 #define cfgRCC_DEV0_EPF0_VF23_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF23_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF23_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF23_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF23_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf23_BIFPFVFDEC1 // base address: 0xd0b80000 #define cfgBIF_BX_DEV0_EPF0_VF23_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF23_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF23_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF23_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF23_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF23_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF23_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFDEC2 // base address: 0xd0b80000 #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_SYSPFVFDEC // base address: 0xd0c00000 #define cfgBIF_BX_DEV0_EPF0_VF24_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF24_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF24_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFPFVFDEC1 // base address: 0xd0c00000 #define cfgRCC_DEV0_EPF0_VF24_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF24_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF24_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF24_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF24_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_BIFPFVFDEC1 // base address: 0xd0c00000 #define cfgBIF_BX_DEV0_EPF0_VF24_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF24_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF24_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF24_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF24_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF24_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF24_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFDEC2 // base address: 0xd0c00000 #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_SYSPFVFDEC // base address: 0xd0c80000 #define cfgBIF_BX_DEV0_EPF0_VF25_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF25_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF25_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFPFVFDEC1 // base address: 0xd0c80000 #define cfgRCC_DEV0_EPF0_VF25_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF25_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF25_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF25_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF25_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_BIFPFVFDEC1 // base address: 0xd0c80000 #define cfgBIF_BX_DEV0_EPF0_VF25_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF25_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF25_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF25_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF25_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF25_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF25_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFDEC2 // base address: 0xd0c80000 #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_SYSPFVFDEC // base address: 0xd0d00000 #define cfgBIF_BX_DEV0_EPF0_VF26_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF26_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF26_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFPFVFDEC1 // base address: 0xd0d00000 #define cfgRCC_DEV0_EPF0_VF26_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF26_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF26_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF26_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF26_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_BIFPFVFDEC1 // base address: 0xd0d00000 #define cfgBIF_BX_DEV0_EPF0_VF26_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF26_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF26_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF26_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF26_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF26_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF26_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFDEC2 // base address: 0xd0d00000 #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_SYSPFVFDEC // base address: 0xd0d80000 #define cfgBIF_BX_DEV0_EPF0_VF27_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF27_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF27_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFPFVFDEC1 // base address: 0xd0d80000 #define cfgRCC_DEV0_EPF0_VF27_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF27_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF27_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF27_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF27_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_BIFPFVFDEC1 // base address: 0xd0d80000 #define cfgBIF_BX_DEV0_EPF0_VF27_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF27_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF27_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF27_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF27_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF27_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF27_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFDEC2 // base address: 0xd0d80000 #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_SYSPFVFDEC // base address: 0xd0e00000 #define cfgBIF_BX_DEV0_EPF0_VF28_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF28_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF28_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFPFVFDEC1 // base address: 0xd0e00000 #define cfgRCC_DEV0_EPF0_VF28_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF28_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF28_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF28_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF28_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_BIFPFVFDEC1 // base address: 0xd0e00000 #define cfgBIF_BX_DEV0_EPF0_VF28_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF28_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF28_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF28_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF28_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF28_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF28_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFDEC2 // base address: 0xd0e00000 #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_SYSPFVFDEC // base address: 0xd0e80000 #define cfgBIF_BX_DEV0_EPF0_VF29_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF29_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF29_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFPFVFDEC1 // base address: 0xd0e80000 #define cfgRCC_DEV0_EPF0_VF29_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF29_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF29_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF29_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF29_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_BIFPFVFDEC1 // base address: 0xd0e80000 #define cfgBIF_BX_DEV0_EPF0_VF29_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF29_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF29_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF29_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF29_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF29_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF29_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFDEC2 // base address: 0xd0e80000 #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_SYSPFVFDEC // base address: 0xd0f00000 #define cfgBIF_BX_DEV0_EPF0_VF30_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF30_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF30_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFPFVFDEC1 // base address: 0xd0f00000 #define cfgRCC_DEV0_EPF0_VF30_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF30_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF30_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF30_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF30_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_BIFPFVFDEC1 // base address: 0xd0f00000 #define cfgBIF_BX_DEV0_EPF0_VF30_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF30_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF30_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF30_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF30_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF30_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFDEC2 // base address: 0xd0f00000 #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_PBA … // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp // base address: 0xfffe00000000 #define cfgPSWUSCFG0_1_VENDOR_ID … #define cfgPSWUSCFG0_1_DEVICE_ID … #define cfgPSWUSCFG0_1_COMMAND … #define cfgPSWUSCFG0_1_STATUS … #define cfgPSWUSCFG0_1_REVISION_ID … #define cfgPSWUSCFG0_1_PROG_INTERFACE … #define cfgPSWUSCFG0_1_SUB_CLASS … #define cfgPSWUSCFG0_1_BASE_CLASS … #define cfgPSWUSCFG0_1_CACHE_LINE … #define cfgPSWUSCFG0_1_LATENCY … #define cfgPSWUSCFG0_1_HEADER … #define cfgPSWUSCFG0_1_BIST … #define cfgPSWUSCFG0_1_SUB_BUS_NUMBER_LATENCY … #define cfgPSWUSCFG0_1_IO_BASE_LIMIT … #define cfgPSWUSCFG0_1_SECONDARY_STATUS … #define cfgPSWUSCFG0_1_MEM_BASE_LIMIT … #define cfgPSWUSCFG0_1_PREF_BASE_LIMIT … #define cfgPSWUSCFG0_1_PREF_BASE_UPPER … #define cfgPSWUSCFG0_1_PREF_LIMIT_UPPER … #define cfgPSWUSCFG0_1_IO_BASE_LIMIT_HI … #define cfgPSWUSCFG0_1_CAP_PTR … #define cfgPSWUSCFG0_1_ROM_BASE_ADDR … #define cfgPSWUSCFG0_1_INTERRUPT_LINE … #define cfgPSWUSCFG0_1_INTERRUPT_PIN … #define cfgPSWUSCFG0_1_IRQ_BRIDGE_CNTL … #define cfgPSWUSCFG0_1_EXT_BRIDGE_CNTL … #define cfgPSWUSCFG0_1_VENDOR_CAP_LIST … #define cfgPSWUSCFG0_1_ADAPTER_ID_W … #define cfgPSWUSCFG0_1_PMI_CAP_LIST … #define cfgPSWUSCFG0_1_PMI_CAP … #define cfgPSWUSCFG0_1_PMI_STATUS_CNTL … #define cfgPSWUSCFG0_1_PCIE_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_CAP … #define cfgPSWUSCFG0_1_DEVICE_CAP … #define cfgPSWUSCFG0_1_DEVICE_CNTL … #define cfgPSWUSCFG0_1_DEVICE_STATUS … #define cfgPSWUSCFG0_1_LINK_CAP … #define cfgPSWUSCFG0_1_LINK_CNTL … #define cfgPSWUSCFG0_1_LINK_STATUS … #define cfgPSWUSCFG0_1_DEVICE_CAP2 … #define cfgPSWUSCFG0_1_DEVICE_CNTL2 … #define cfgPSWUSCFG0_1_DEVICE_STATUS2 … #define cfgPSWUSCFG0_1_LINK_CAP2 … #define cfgPSWUSCFG0_1_LINK_CNTL2 … #define cfgPSWUSCFG0_1_LINK_STATUS2 … #define cfgPSWUSCFG0_1_MSI_CAP_LIST … #define cfgPSWUSCFG0_1_MSI_MSG_CNTL … #define cfgPSWUSCFG0_1_MSI_MSG_ADDR_LO … #define cfgPSWUSCFG0_1_MSI_MSG_ADDR_HI … #define cfgPSWUSCFG0_1_MSI_MSG_DATA … #define cfgPSWUSCFG0_1_MSI_MSG_DATA_64 … #define cfgPSWUSCFG0_1_SSID_CAP_LIST … #define cfgPSWUSCFG0_1_SSID_CAP … #define cfgPSWUSCFG0_1_MSI_MAP_CAP_LIST … #define cfgPSWUSCFG0_1_MSI_MAP_CAP … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC1 … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC2 … #define cfgPSWUSCFG0_1_PCIE_VC_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CAP_REG1 … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CAP_REG2 … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CNTL … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_STATUS … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_CAP … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_CNTL … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_STATUS … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_CAP … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_CNTL … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_STATUS … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgPSWUSCFG0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_STATUS … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_MASK … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgPSWUSCFG0_1_PCIE_CORR_ERR_STATUS … #define cfgPSWUSCFG0_1_PCIE_CORR_ERR_MASK … #define cfgPSWUSCFG0_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG0 … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG1 … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG2 … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG3 … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG0 … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG1 … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG2 … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG3 … #define cfgPSWUSCFG0_1_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_LINK_CNTL3 … #define cfgPSWUSCFG0_1_PCIE_LANE_ERROR_STATUS … #define cfgPSWUSCFG0_1_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_ACS_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_ACS_CAP … #define cfgPSWUSCFG0_1_PCIE_ACS_CNTL … #define cfgPSWUSCFG0_1_PCIE_MC_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_MC_CAP … #define cfgPSWUSCFG0_1_PCIE_MC_CNTL … #define cfgPSWUSCFG0_1_PCIE_MC_ADDR0 … #define cfgPSWUSCFG0_1_PCIE_MC_ADDR1 … #define cfgPSWUSCFG0_1_PCIE_MC_RCV0 … #define cfgPSWUSCFG0_1_PCIE_MC_RCV1 … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_ALL0 … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_ALL1 … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgPSWUSCFG0_1_PCIE_MC_OVERLAY_BAR0 … #define cfgPSWUSCFG0_1_PCIE_MC_OVERLAY_BAR1 … #define cfgPSWUSCFG0_1_PCIE_LTR_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_LTR_CAP … #define cfgPSWUSCFG0_1_PCIE_ARI_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_ARI_CAP … #define cfgPSWUSCFG0_1_PCIE_ARI_CNTL … #define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CAP … #define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CNTL … #define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CNTL2 … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_ESM_HEADER_1 … #define cfgPSWUSCFG0_1_PCIE_ESM_HEADER_2 … #define cfgPSWUSCFG0_1_PCIE_ESM_STATUS … #define cfgPSWUSCFG0_1_PCIE_ESM_CTRL … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_1 … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_2 … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_3 … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_4 … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_5 … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_6 … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_7 … #define cfgPSWUSCFG0_1_PCIE_DLF_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_DATA_LINK_FEATURE_CAP … #define cfgPSWUSCFG0_1_DATA_LINK_FEATURE_STATUS … #define cfgPSWUSCFG0_1_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_LINK_CAP_16GT … #define cfgPSWUSCFG0_1_LINK_CNTL_16GT … #define cfgPSWUSCFG0_1_LINK_STATUS_16GT … #define cfgPSWUSCFG0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_1_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_1_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_1_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_PCIE_MARGINING_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_MARGINING_PORT_CAP … #define cfgPSWUSCFG0_1_MARGINING_PORT_STATUS … #define cfgPSWUSCFG0_1_LANE_0_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_0_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_1_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_1_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_2_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_2_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_3_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_3_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_4_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_4_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_5_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_5_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_6_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_6_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_7_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_7_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_8_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_8_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_9_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_9_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_10_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_10_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_11_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_11_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_12_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_12_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_13_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_13_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_14_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_14_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_15_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_15_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_PCIE_CCIX_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_CCIX_HEADER_1 … #define cfgPSWUSCFG0_1_PCIE_CCIX_HEADER_2 … #define cfgPSWUSCFG0_1_PCIE_CCIX_CAP … #define cfgPSWUSCFG0_1_PCIE_CCIX_ESM_REQD_CAP … #define cfgPSWUSCFG0_1_PCIE_CCIX_ESM_OPTL_CAP … #define cfgPSWUSCFG0_1_PCIE_CCIX_ESM_STATUS … #define cfgPSWUSCFG0_1_PCIE_CCIX_ESM_CNTL … #define cfgPSWUSCFG0_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT … #define cfgPSWUSCFG0_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT … #define cfgPSWUSCFG0_1_PCIE_CCIX_TRANS_CAP … #define cfgPSWUSCFG0_1_PCIE_CCIX_TRANS_CNTL … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC:1 // base address: 0x0 #define cfgBIF_BX_PF0_MM_INDEX … #define cfgBIF_BX_PF0_MM_DATA … #define cfgBIF_BX_PF0_MM_INDEX_HI … // addressBlock: nbio_nbif0_bif_swus_SUMDEC // base address: 0x100000 #define cfgSUM_INDEX … #define cfgSUM_DATA … // addressBlock: nbio_nbif0_bif_cfg_dev0_swds_bifcfgdecp // base address: 0xfffe10100000 #define cfgBIF_CFG_DEV0_SWDS1_VENDOR_ID … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_ID … #define cfgBIF_CFG_DEV0_SWDS1_COMMAND … #define cfgBIF_CFG_DEV0_SWDS1_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_REVISION_ID … #define cfgBIF_CFG_DEV0_SWDS1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_SWDS1_SUB_CLASS … #define cfgBIF_CFG_DEV0_SWDS1_BASE_CLASS … #define cfgBIF_CFG_DEV0_SWDS1_CACHE_LINE … #define cfgBIF_CFG_DEV0_SWDS1_LATENCY … #define cfgBIF_CFG_DEV0_SWDS1_HEADER … #define cfgBIF_CFG_DEV0_SWDS1_BIST … #define cfgBIF_CFG_DEV0_SWDS1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_SWDS1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_SWDS1_SUB_BUS_NUMBER_LATENCY … #define cfgBIF_CFG_DEV0_SWDS1_IO_BASE_LIMIT … #define cfgBIF_CFG_DEV0_SWDS1_SECONDARY_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_MEM_BASE_LIMIT … #define cfgBIF_CFG_DEV0_SWDS1_PREF_BASE_LIMIT … #define cfgBIF_CFG_DEV0_SWDS1_PREF_BASE_UPPER … #define cfgBIF_CFG_DEV0_SWDS1_PREF_LIMIT_UPPER … #define cfgBIF_CFG_DEV0_SWDS1_IO_BASE_LIMIT_HI … #define cfgBIF_CFG_DEV0_SWDS1_CAP_PTR … #define cfgBIF_CFG_DEV0_SWDS1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_SWDS1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_SWDS1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_SWDS1_IRQ_BRIDGE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_PMI_CAP … #define cfgBIF_CFG_DEV0_SWDS1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_CAP … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CAP … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LINK_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_CAP … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_SWDS1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_SWDS1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_SWDS1_SSID_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_SSID_CAP … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_SWDS1_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_SWDS1_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_SWDS1_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_SWDS1_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_SWDS1_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_SWDS1_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_SWDS1_LANE_15_MARGINING_LANE_STATUS … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp // base address: 0xfffe10200000 #define cfgBIF_CFG_DEV0_EPF0_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_1_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8 … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp // base address: 0xfffe10201000 #define cfgBIF_CFG_DEV0_EPF1_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF1_1_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF1_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF1_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF1_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF1_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_1_HEADER … #define cfgBIF_CFG_DEV0_EPF1_1_BIST … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF1_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF1_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF1_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF1_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF1_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF1_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF1_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF1_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_15_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8 … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp // base address: 0xfffe10202000 #define cfgBIF_CFG_DEV0_EPF2_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF2_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF2_1_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF2_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF2_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF2_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF2_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_1_HEADER … #define cfgBIF_CFG_DEV0_EPF2_1_BIST … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF2_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF2_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF2_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF2_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_SBRN … #define cfgBIF_CFG_DEV0_EPF2_1_FLADJ … #define cfgBIF_CFG_DEV0_EPF2_1_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF2_1_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF2_1_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF2_1_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_0 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_3 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_4 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_5 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_6 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_7 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_8 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_9 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_10 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_11 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_12 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_13 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_14 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_15 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_16 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_17 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_18 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_19 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_20 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_21 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_22 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_23 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_24 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_25 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_26 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_27 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_28 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_29 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_30 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_31 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_32 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_33 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_34 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_35 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_36 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_37 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_38 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_39 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_40 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_41 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_42 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_43 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_44 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_45 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_46 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_47 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_48 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_49 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_50 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_51 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_52 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_53 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_54 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_55 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_56 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_57 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_58 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_59 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_60 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_61 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_62 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_63 … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp // base address: 0xfffe10203000 #define cfgBIF_CFG_DEV0_EPF3_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF3_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF3_1_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF3_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF3_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF3_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF3_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_1_HEADER … #define cfgBIF_CFG_DEV0_EPF3_1_BIST … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF3_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF3_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF3_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF3_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF3_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF3_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF3_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF3_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_1_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_SBRN … #define cfgBIF_CFG_DEV0_EPF3_1_FLADJ … #define cfgBIF_CFG_DEV0_EPF3_1_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF3_1_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF3_1_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF3_1_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_0 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_3 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_4 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_5 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_6 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_7 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_8 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_9 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_10 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_11 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_12 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_13 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_14 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_15 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_16 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_17 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_18 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_19 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_20 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_21 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_22 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_23 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_24 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_25 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_26 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_27 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_28 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_29 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_30 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_31 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_32 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_33 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_34 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_35 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_36 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_37 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_38 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_39 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_40 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_41 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_42 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_43 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_44 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_45 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_46 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_47 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_48 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_49 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_50 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_51 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_52 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_53 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_54 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_55 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_56 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_57 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_58 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_59 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_60 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_61 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_62 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_63 … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp // base address: 0xfffe10300000 #define cfgBIF_CFG_DEV0_EPF0_VF0_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp // base address: 0xfffe10301000 #define cfgBIF_CFG_DEV0_EPF0_VF1_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp // base address: 0xfffe10302000 #define cfgBIF_CFG_DEV0_EPF0_VF2_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp // base address: 0xfffe10303000 #define cfgBIF_CFG_DEV0_EPF0_VF3_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp // base address: 0xfffe10304000 #define cfgBIF_CFG_DEV0_EPF0_VF4_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp // base address: 0xfffe10305000 #define cfgBIF_CFG_DEV0_EPF0_VF5_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp // base address: 0xfffe10306000 #define cfgBIF_CFG_DEV0_EPF0_VF6_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp // base address: 0xfffe10307000 #define cfgBIF_CFG_DEV0_EPF0_VF7_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp // base address: 0xfffe10308000 #define cfgBIF_CFG_DEV0_EPF0_VF8_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp // base address: 0xfffe10309000 #define cfgBIF_CFG_DEV0_EPF0_VF9_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp // base address: 0xfffe1030a000 #define cfgBIF_CFG_DEV0_EPF0_VF10_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp // base address: 0xfffe1030b000 #define cfgBIF_CFG_DEV0_EPF0_VF11_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp // base address: 0xfffe1030c000 #define cfgBIF_CFG_DEV0_EPF0_VF12_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp // base address: 0xfffe1030d000 #define cfgBIF_CFG_DEV0_EPF0_VF13_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp // base address: 0xfffe1030e000 #define cfgBIF_CFG_DEV0_EPF0_VF14_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp // base address: 0xfffe1030f000 #define cfgBIF_CFG_DEV0_EPF0_VF15_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf16_bifcfgdecp // base address: 0xfffe10310000 #define cfgBIF_CFG_DEV0_EPF0_VF16_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp // base address: 0xfffe10311000 #define cfgBIF_CFG_DEV0_EPF0_VF17_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf18_bifcfgdecp // base address: 0xfffe10312000 #define cfgBIF_CFG_DEV0_EPF0_VF18_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf19_bifcfgdecp // base address: 0xfffe10313000 #define cfgBIF_CFG_DEV0_EPF0_VF19_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf20_bifcfgdecp // base address: 0xfffe10314000 #define cfgBIF_CFG_DEV0_EPF0_VF20_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf21_bifcfgdecp // base address: 0xfffe10315000 #define cfgBIF_CFG_DEV0_EPF0_VF21_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf22_bifcfgdecp // base address: 0xfffe10316000 #define cfgBIF_CFG_DEV0_EPF0_VF22_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf23_bifcfgdecp // base address: 0xfffe10317000 #define cfgBIF_CFG_DEV0_EPF0_VF23_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf24_bifcfgdecp // base address: 0xfffe10318000 #define cfgBIF_CFG_DEV0_EPF0_VF24_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf25_bifcfgdecp // base address: 0xfffe10319000 #define cfgBIF_CFG_DEV0_EPF0_VF25_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf26_bifcfgdecp // base address: 0xfffe1031a000 #define cfgBIF_CFG_DEV0_EPF0_VF26_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf27_bifcfgdecp // base address: 0xfffe1031b000 #define cfgBIF_CFG_DEV0_EPF0_VF27_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf28_bifcfgdecp // base address: 0xfffe1031c000 #define cfgBIF_CFG_DEV0_EPF0_VF28_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf29_bifcfgdecp // base address: 0xfffe1031d000 #define cfgBIF_CFG_DEV0_EPF0_VF29_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp // base address: 0xfffe1031e000 #define cfgBIF_CFG_DEV0_EPF0_VF30_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec // base address: 0xfffe30000000 #define cfgSHADOW_COMMAND … #define cfgSHADOW_BASE_ADDR_1 … #define cfgSHADOW_BASE_ADDR_2 … #define cfgSHADOW_SUB_BUS_NUMBER_LATENCY … #define cfgSHADOW_IO_BASE_LIMIT … #define cfgSHADOW_MEM_BASE_LIMIT … #define cfgSHADOW_PREF_BASE_LIMIT … #define cfgSHADOW_PREF_BASE_UPPER … #define cfgSHADOW_PREF_LIMIT_UPPER … #define cfgSHADOW_IO_BASE_LIMIT_HI … #define cfgSHADOW_IRQ_BRIDGE_CNTL … #define cfgSUC_INDEX … #define cfgSUC_DATA … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC // base address: 0x30300000 #define cfgBIF_BX_PF1_MM_INDEX … #define cfgBIF_BX_PF1_MM_DATA … #define cfgBIF_BX_PF1_MM_INDEX_HI … // addressBlock: nbio_nbif0_bif_bx_SYSDEC // base address: 0x30300000 #define cfgSYSHUB_INDEX_OVLP … #define cfgSYSHUB_DATA_OVLP … #define cfgPCIE_INDEX … #define cfgPCIE_DATA … #define cfgPCIE_INDEX2 … #define cfgPCIE_DATA2 … #define cfgSBIOS_SCRATCH_0 … #define cfgSBIOS_SCRATCH_1 … #define cfgSBIOS_SCRATCH_2 … #define cfgSBIOS_SCRATCH_3 … #define cfgBIOS_SCRATCH_0 … #define cfgBIOS_SCRATCH_1 … #define cfgBIOS_SCRATCH_2 … #define cfgBIOS_SCRATCH_3 … #define cfgBIOS_SCRATCH_4 … #define cfgBIOS_SCRATCH_5 … #define cfgBIOS_SCRATCH_6 … #define cfgBIOS_SCRATCH_7 … #define cfgBIOS_SCRATCH_8 … #define cfgBIOS_SCRATCH_9 … #define cfgBIOS_SCRATCH_10 … #define cfgBIOS_SCRATCH_11 … #define cfgBIOS_SCRATCH_12 … #define cfgBIOS_SCRATCH_13 … #define cfgBIOS_SCRATCH_14 … #define cfgBIOS_SCRATCH_15 … #define cfgBIF_RLC_INTR_CNTL … #define cfgBIF_VCE_INTR_CNTL … #define cfgBIF_UVD_INTR_CNTL … #define cfgGFX_MMIOREG_CAM_ADDR0 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR0 … #define cfgGFX_MMIOREG_CAM_ADDR1 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR1 … #define cfgGFX_MMIOREG_CAM_ADDR2 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR2 … #define cfgGFX_MMIOREG_CAM_ADDR3 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR3 … #define cfgGFX_MMIOREG_CAM_ADDR4 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR4 … #define cfgGFX_MMIOREG_CAM_ADDR5 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR5 … #define cfgGFX_MMIOREG_CAM_ADDR6 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR6 … #define cfgGFX_MMIOREG_CAM_ADDR7 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR7 … #define cfgGFX_MMIOREG_CAM_CNTL … #define cfgGFX_MMIOREG_CAM_ZERO_CPL … #define cfgGFX_MMIOREG_CAM_ONE_CPL … #define cfgGFX_MMIOREG_CAM_PROGRAMMABLE_CPL … // addressBlock: nbio_nbif0_syshub_mmreg_syshubdec // base address: 0x30300000 #define cfgSYSHUB_INDEX … #define cfgSYSHUB_DATA … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 // base address: 0x30300000 #define cfgRCC_BIF_STRAP0 … #define cfgRCC_BIF_STRAP1 … #define cfgRCC_BIF_STRAP2 … #define cfgRCC_BIF_STRAP3 … #define cfgRCC_BIF_STRAP4 … #define cfgRCC_BIF_STRAP5 … #define cfgRCC_BIF_STRAP6 … #define cfgRCC_DEV0_PORT_STRAP0 … #define cfgRCC_DEV0_PORT_STRAP1 … #define cfgRCC_DEV0_PORT_STRAP2 … #define cfgRCC_DEV0_PORT_STRAP3 … #define cfgRCC_DEV0_PORT_STRAP4 … #define cfgRCC_DEV0_PORT_STRAP5 … #define cfgRCC_DEV0_PORT_STRAP6 … #define cfgRCC_DEV0_PORT_STRAP7 … #define cfgRCC_DEV0_PORT_STRAP8 … #define cfgRCC_DEV0_PORT_STRAP9 … #define cfgRCC_DEV0_EPF0_STRAP0 … #define cfgRCC_DEV0_EPF0_STRAP1 … #define cfgRCC_DEV0_EPF0_STRAP13 … #define cfgRCC_DEV0_EPF0_STRAP2 … #define cfgRCC_DEV0_EPF0_STRAP3 … #define cfgRCC_DEV0_EPF0_STRAP4 … #define cfgRCC_DEV0_EPF0_STRAP5 … #define cfgRCC_DEV0_EPF0_STRAP8 … #define cfgRCC_DEV0_EPF0_STRAP9 … #define cfgRCC_DEV0_EPF1_STRAP0 … #define cfgRCC_DEV0_EPF1_STRAP10 … #define cfgRCC_DEV0_EPF1_STRAP11 … #define cfgRCC_DEV0_EPF1_STRAP12 … #define cfgRCC_DEV0_EPF1_STRAP13 … #define cfgRCC_DEV0_EPF1_STRAP2 … #define cfgRCC_DEV0_EPF1_STRAP3 … #define cfgRCC_DEV0_EPF1_STRAP4 … #define cfgRCC_DEV0_EPF1_STRAP5 … #define cfgRCC_DEV0_EPF1_STRAP6 … #define cfgRCC_DEV0_EPF1_STRAP7 … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 // base address: 0x30300000 #define cfgEP_PCIE_SCRATCH … #define cfgEP_PCIE_CNTL … #define cfgEP_PCIE_INT_CNTL … #define cfgEP_PCIE_INT_STATUS … #define cfgEP_PCIE_RX_CNTL2 … #define cfgEP_PCIE_BUS_CNTL … #define cfgEP_PCIE_CFG_CNTL … #define cfgEP_PCIE_TX_LTR_CNTL … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgEP_PCIE_STRAP_MISC … #define cfgEP_PCIE_STRAP_MISC2 … #define cfgEP_PCIE_F0_DPA_CAP … #define cfgEP_PCIE_F0_DPA_LATENCY_INDICATOR … #define cfgEP_PCIE_F0_DPA_CNTL … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgEP_PCIE_PME_CONTROL … #define cfgEP_PCIEP_RESERVED … #define cfgEP_PCIE_TX_CNTL … #define cfgEP_PCIE_TX_REQUESTER_ID … #define cfgEP_PCIE_ERR_CNTL … #define cfgEP_PCIE_RX_CNTL … #define cfgEP_PCIE_LC_SPEED_CNTL … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 // base address: 0x30300000 #define cfgDN_PCIE_RESERVED … #define cfgDN_PCIE_SCRATCH … #define cfgDN_PCIE_CNTL … #define cfgDN_PCIE_CONFIG_CNTL … #define cfgDN_PCIE_RX_CNTL2 … #define cfgDN_PCIE_BUS_CNTL … #define cfgDN_PCIE_CFG_CNTL … #define cfgDN_PCIE_STRAP_F0 … #define cfgDN_PCIE_STRAP_MISC … #define cfgDN_PCIE_STRAP_MISC2 … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 // base address: 0x30300000 #define cfgPCIE_ERR_CNTL … #define cfgPCIE_RX_CNTL … #define cfgPCIE_LC_SPEED_CNTL … #define cfgPCIE_LC_CNTL2 … #define cfgPCIEP_STRAP_MISC … #define cfgLTR_MSG_INFO_FROM_EP … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] // base address: 0x30303480 #define cfgRCC_DEV0_EPF0_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 // base address: 0x30300000 #define cfgRCC_ERR_INT_CNTL … #define cfgRCC_BACO_CNTL_MISC … #define cfgRCC_RESET_EN … #define cfgRCC_VDM_SUPPORT … #define cfgRCC_MARGIN_PARAM_CNTL0 … #define cfgRCC_MARGIN_PARAM_CNTL1 … #define cfgRCC_GPUIOV_REGION … #define cfgRCC_PEER_REG_RANGE0 … #define cfgRCC_PEER_REG_RANGE1 … #define cfgRCC_BUS_CNTL … #define cfgRCC_CONFIG_CNTL … #define cfgRCC_CONFIG_F0_BASE … #define cfgRCC_CONFIG_APER_SIZE … #define cfgRCC_CONFIG_REG_APER_SIZE … #define cfgRCC_XDMA_LO … #define cfgRCC_XDMA_HI … #define cfgRCC_FEATURES_CONTROL_MISC … #define cfgRCC_BUSNUM_CNTL1 … #define cfgRCC_BUSNUM_LIST0 … #define cfgRCC_BUSNUM_LIST1 … #define cfgRCC_BUSNUM_CNTL2 … #define cfgRCC_CAPTURE_HOST_BUSNUM … #define cfgRCC_HOST_BUSNUM … #define cfgRCC_PEER0_FB_OFFSET_HI … #define cfgRCC_PEER0_FB_OFFSET_LO … #define cfgRCC_PEER1_FB_OFFSET_HI … #define cfgRCC_PEER1_FB_OFFSET_LO … #define cfgRCC_PEER2_FB_OFFSET_HI … #define cfgRCC_PEER2_FB_OFFSET_LO … #define cfgRCC_PEER3_FB_OFFSET_HI … #define cfgRCC_PEER3_FB_OFFSET_LO … #define cfgRCC_DEVFUNCNUM_LIST0 … #define cfgRCC_DEVFUNCNUM_LIST1 … #define cfgRCC_DEV0_LINK_CNTL … #define cfgRCC_CMN_LINK_CNTL … #define cfgRCC_EP_REQUESTERID_RESTORE … #define cfgRCC_LTR_LSWITCH_CNTL … #define cfgRCC_MH_ARB_CNTL … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 // base address: 0x30300000 #define cfgCC_BIF_BX_STRAP0 … #define cfgCC_BIF_BX_PINSTRAP0 … #define cfgBIF_MM_INDACCESS_CNTL … #define cfgBUS_CNTL … #define cfgBIF_SCRATCH0 … #define cfgBIF_SCRATCH1 … #define cfgBX_RESET_EN … #define cfgMM_CFGREGS_CNTL … #define cfgBX_RESET_CNTL … #define cfgINTERRUPT_CNTL … #define cfgINTERRUPT_CNTL2 … #define cfgCLKREQB_PAD_CNTL … #define cfgBIF_FEATURES_CONTROL_MISC … #define cfgBIF_DOORBELL_CNTL … #define cfgBIF_DOORBELL_INT_CNTL … #define cfgBIF_FB_EN … #define cfgBIF_INTR_CNTL … #define cfgBIF_MST_TRANS_PENDING_VF … #define cfgBIF_SLV_TRANS_PENDING_VF … #define cfgBACO_CNTL … #define cfgBIF_BACO_EXIT_TIME0 … #define cfgBIF_BACO_EXIT_TIMER1 … #define cfgBIF_BACO_EXIT_TIMER2 … #define cfgBIF_BACO_EXIT_TIMER3 … #define cfgBIF_BACO_EXIT_TIMER4 … #define cfgMEM_TYPE_CNTL … #define cfgNBIF_GFX_ADDR_LUT_CNTL … #define cfgNBIF_GFX_ADDR_LUT_0 … #define cfgNBIF_GFX_ADDR_LUT_1 … #define cfgNBIF_GFX_ADDR_LUT_2 … #define cfgNBIF_GFX_ADDR_LUT_3 … #define cfgNBIF_GFX_ADDR_LUT_4 … #define cfgNBIF_GFX_ADDR_LUT_5 … #define cfgNBIF_GFX_ADDR_LUT_6 … #define cfgNBIF_GFX_ADDR_LUT_7 … #define cfgNBIF_GFX_ADDR_LUT_8 … #define cfgNBIF_GFX_ADDR_LUT_9 … #define cfgNBIF_GFX_ADDR_LUT_10 … #define cfgNBIF_GFX_ADDR_LUT_11 … #define cfgNBIF_GFX_ADDR_LUT_12 … #define cfgNBIF_GFX_ADDR_LUT_13 … #define cfgNBIF_GFX_ADDR_LUT_14 … #define cfgNBIF_GFX_ADDR_LUT_15 … #define cfgREMAP_HDP_MEM_FLUSH_CNTL … #define cfgREMAP_HDP_REG_FLUSH_CNTL … #define cfgBIF_RB_CNTL … #define cfgBIF_RB_BASE … #define cfgBIF_RB_RPTR … #define cfgBIF_RB_WPTR … #define cfgBIF_RB_WPTR_ADDR_HI … #define cfgBIF_RB_WPTR_ADDR_LO … #define cfgMAILBOX_INDEX … #define cfgBIF_MP1_INTR_CTRL … #define cfgBIF_UVD_GPUIOV_CFG_SIZE … #define cfgBIF_VCE_GPUIOV_CFG_SIZE … #define cfgBIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define cfgBIF_PERSTB_PAD_CNTL … #define cfgBIF_PX_EN_PAD_CNTL … #define cfgBIF_REFPADKIN_PAD_CNTL … #define cfgBIF_CLKREQB_PAD_CNTL … #define cfgBIF_PWRBRK_PAD_CNTL … #define cfgBIF_WAKEB_PAD_CNTL … #define cfgBIF_VAUX_PRESENT_PAD_CNTL … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 // base address: 0x30300000 #define cfgBIF_BX_PF_BIF_BME_STATUS … #define cfgBIF_BX_PF_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_PF_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_PF_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_PF_BIF_TRANS_PENDING … #define cfgBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_PF_MAILBOX_CONTROL … #define cfgBIF_BX_PF_MAILBOX_INT_CNTL … #define cfgBIF_BX_PF_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_gdc_GDCDEC // base address: 0x30300000 #define cfgA2S_CNTL_CL0 … #define cfgA2S_CNTL_CL1 … #define cfgA2S_CNTL3_CL0 … #define cfgA2S_CNTL3_CL1 … #define cfgA2S_CNTL_SW0 … #define cfgA2S_CNTL_SW1 … #define cfgA2S_CNTL_SW2 … #define cfgA2S_CPLBUF_ALLOC_CNTL … #define cfgA2S_TAG_ALLOC_0 … #define cfgA2S_TAG_ALLOC_1 … #define cfgA2S_MISC_CNTL … #define cfgNGDC_SDP_PORT_CTRL … #define cfgSHUB_REGS_IF_CTL … #define cfgNGDC_MGCG_CTRL … #define cfgNGDC_RESERVED_0 … #define cfgNGDC_RESERVED_1 … #define cfgNGDC_SDP_PORT_CTRL_SOCCLK … #define cfgBIF_SDMA0_DOORBELL_RANGE … #define cfgBIF_SDMA1_DOORBELL_RANGE … #define cfgBIF_IH_DOORBELL_RANGE … #define cfgBIF_MMSCH0_DOORBELL_RANGE … #define cfgBIF_ACV_DOORBELL_RANGE … #define cfgBIF_DOORBELL_FENCE_CNTL … #define cfgS2A_MISC_CNTL … #define cfgNGDC_PG_MISC_CTRL … #define cfgNGDC_PGMST_CTRL … #define cfgNGDC_PGSLV_CTRL … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 // base address: 0x30300000 #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_GFXMSIX_PBA … #endif
Codebase Browser
linux