/* * Copyright (C) 2017 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included * in all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ #ifndef _nbio_7_0_OFFSET_HEADER #define _nbio_7_0_OFFSET_HEADER // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec // base address: 0x0 #define cfgNB_NBCFG0_NB_VENDOR_ID … #define cfgNB_NBCFG0_NB_DEVICE_ID … #define cfgNB_NBCFG0_NB_COMMAND … #define cfgNB_NBCFG0_NB_STATUS … #define cfgNB_NBCFG0_NB_REVISION_ID … #define cfgNB_NBCFG0_NB_REGPROG_INF … #define cfgNB_NBCFG0_NB_SUB_CLASS … #define cfgNB_NBCFG0_NB_BASE_CODE … #define cfgNB_NBCFG0_NB_CACHE_LINE … #define cfgNB_NBCFG0_NB_LATENCY … #define cfgNB_NBCFG0_NB_HEADER … #define cfgNB_NBCFG0_NB_ADAPTER_ID … #define cfgNB_NBCFG0_NB_CAPABILITIES_PTR … #define cfgNB_NBCFG0_NB_HEADER_W … #define cfgNB_NBCFG0_NB_PCI_CTRL … #define cfgNB_NBCFG0_NB_ADAPTER_ID_W … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_0 … #define cfgNB_NBCFG0_NB_SMN_INDEX_0 … #define cfgNB_NBCFG0_NB_SMN_DATA_0 … #define cfgNB_NBCFG0_NBCFG_SCRATCH_0 … #define cfgNB_NBCFG0_NBCFG_SCRATCH_1 … #define cfgNB_NBCFG0_NBCFG_SCRATCH_2 … #define cfgNB_NBCFG0_NBCFG_SCRATCH_3 … #define cfgNB_NBCFG0_NBCFG_SCRATCH_4 … #define cfgNB_NBCFG0_NB_PCI_ARB … #define cfgNB_NBCFG0_NB_DRAM_SLOT1_BASE … #define cfgNB_NBCFG0_NB_TOP_OF_DRAM_SLOT1 … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_1 … #define cfgNB_NBCFG0_NB_SMN_INDEX_1 … #define cfgNB_NBCFG0_NB_SMN_DATA_1 … #define cfgNB_NBCFG0_NB_INDEX_DATA_MUTEX0 … #define cfgNB_NBCFG0_NB_INDEX_DATA_MUTEX1 … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_2 … #define cfgNB_NBCFG0_NB_SMN_INDEX_2 … #define cfgNB_NBCFG0_NB_SMN_DATA_2 … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_3 … #define cfgNB_NBCFG0_NB_SMN_INDEX_3 … #define cfgNB_NBCFG0_NB_SMN_DATA_3 … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_4 … #define cfgNB_NBCFG0_NB_SMN_INDEX_4 … #define cfgNB_NBCFG0_NB_SMN_DATA_4 … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_5 … #define cfgNB_NBCFG0_NB_SMN_INDEX_5 … #define cfgNB_NBCFG0_NB_SMN_DATA_5 … #define cfgNB_NBCFG0_NB_PERF_CNT_CTRL … #define cfgNB_NBCFG0_NB_SMN_INDEX_6 … #define cfgNB_NBCFG0_NB_SMN_DATA_6 … // addressBlock: nbio_iohub_iommu_l2_iommul2cfg // base address: 0x0 #define cfgIOMMU_L2_0_IOMMU_VENDOR_ID … #define cfgIOMMU_L2_0_IOMMU_DEVICE_ID … #define cfgIOMMU_L2_0_IOMMU_COMMAND … #define cfgIOMMU_L2_0_IOMMU_STATUS … #define cfgIOMMU_L2_0_IOMMU_REVISION_ID … #define cfgIOMMU_L2_0_IOMMU_REGPROG_INF … #define cfgIOMMU_L2_0_IOMMU_SUB_CLASS … #define cfgIOMMU_L2_0_IOMMU_BASE_CODE … #define cfgIOMMU_L2_0_IOMMU_CACHE_LINE … #define cfgIOMMU_L2_0_IOMMU_LATENCY … #define cfgIOMMU_L2_0_IOMMU_HEADER … #define cfgIOMMU_L2_0_IOMMU_BIST … #define cfgIOMMU_L2_0_IOMMU_ADAPTER_ID … #define cfgIOMMU_L2_0_IOMMU_CAPABILITIES_PTR … #define cfgIOMMU_L2_0_IOMMU_INTERRUPT_LINE … #define cfgIOMMU_L2_0_IOMMU_INTERRUPT_PIN … #define cfgIOMMU_L2_0_IOMMU_CAP_HEADER … #define cfgIOMMU_L2_0_IOMMU_CAP_BASE_LO … #define cfgIOMMU_L2_0_IOMMU_CAP_BASE_HI … #define cfgIOMMU_L2_0_IOMMU_CAP_RANGE … #define cfgIOMMU_L2_0_IOMMU_CAP_MISC … #define cfgIOMMU_L2_0_IOMMU_CAP_MISC_1 … #define cfgIOMMU_L2_0_IOMMU_MSI_CAP … #define cfgIOMMU_L2_0_IOMMU_MSI_ADDR_LO … #define cfgIOMMU_L2_0_IOMMU_MSI_ADDR_HI … #define cfgIOMMU_L2_0_IOMMU_MSI_DATA … #define cfgIOMMU_L2_0_IOMMU_MSI_MAPPING_CAP … #define cfgIOMMU_L2_0_IOMMU_ADAPTER_ID_W … #define cfgIOMMU_L2_0_IOMMU_CONTROL_W … #define cfgIOMMU_L2_0_IOMMU_MMIO_CONTROL0_W … #define cfgIOMMU_L2_0_IOMMU_MMIO_CONTROL1_W … #define cfgIOMMU_L2_0_IOMMU_RANGE_W … #define cfgIOMMU_L2_0_IOMMU_DSFX_CONTROL … #define cfgIOMMU_L2_0_IOMMU_DSSX_DUMMY_0 … #define cfgIOMMU_L2_0_IOMMU_DSCX_DUMMY_0 … #define cfgIOMMU_L2_0_L2B_POISON_DVM_CNTRL … #define cfgIOMMU_L2_0_L2_IOHC_DmaReq_Stall_Control … #define cfgIOMMU_L2_0_IOHC_L2_HostRsp_Stall_Control … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR0_W … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR1_W … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR2_W … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR3_W … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR5_W … #define cfgIOMMU_L2_0_SMMU_MMIO_IIDR_W … #define cfgIOMMU_L2_0_SMMU_AIDR_W … // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_RC0_VENDOR_ID … #define cfgBIF_CFG_DEV0_RC0_DEVICE_ID … #define cfgBIF_CFG_DEV0_RC0_COMMAND … #define cfgBIF_CFG_DEV0_RC0_STATUS … #define cfgBIF_CFG_DEV0_RC0_REVISION_ID … #define cfgBIF_CFG_DEV0_RC0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_RC0_SUB_CLASS … #define cfgBIF_CFG_DEV0_RC0_BASE_CLASS … #define cfgBIF_CFG_DEV0_RC0_CACHE_LINE … #define cfgBIF_CFG_DEV0_RC0_LATENCY … #define cfgBIF_CFG_DEV0_RC0_HEADER … #define cfgBIF_CFG_DEV0_RC0_BIST … #define cfgBIF_CFG_DEV0_RC0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY … #define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC0_SECONDARY_STATUS … #define cfgBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC0_PREF_BASE_UPPER … #define cfgBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER … #define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI … #define cfgBIF_CFG_DEV0_RC0_CAP_PTR … #define cfgBIF_CFG_DEV0_RC0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_RC0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL … #define cfgBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL … #define cfgBIF_CFG_DEV0_RC0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PMI_CAP … #define cfgBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_CAP … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LINK_CAP … #define cfgBIF_CFG_DEV0_RC0_LINK_CNTL … #define cfgBIF_CFG_DEV0_RC0_LINK_STATUS … #define cfgBIF_CFG_DEV0_RC0_SLOT_CAP … #define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL … #define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS … #define cfgBIF_CFG_DEV0_RC0_ROOT_CNTL … #define cfgBIF_CFG_DEV0_RC0_ROOT_CAP … #define cfgBIF_CFG_DEV0_RC0_ROOT_STATUS … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_RC0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_RC0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_RC0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_RC0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_RC0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_RC0_SSID_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_SSID_CAP … #define cfgBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_MSI_MAP_CAP … #define cfgBIF_CFG_DEV0_RC0_MSI_MAP_ADDR_LO … #define cfgBIF_CFG_DEV0_RC0_MSI_MAP_ADDR_HI … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD … #define cfgBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV1_RC0_VENDOR_ID … #define cfgBIF_CFG_DEV1_RC0_DEVICE_ID … #define cfgBIF_CFG_DEV1_RC0_COMMAND … #define cfgBIF_CFG_DEV1_RC0_STATUS … #define cfgBIF_CFG_DEV1_RC0_REVISION_ID … #define cfgBIF_CFG_DEV1_RC0_PROG_INTERFACE … #define cfgBIF_CFG_DEV1_RC0_SUB_CLASS … #define cfgBIF_CFG_DEV1_RC0_BASE_CLASS … #define cfgBIF_CFG_DEV1_RC0_CACHE_LINE … #define cfgBIF_CFG_DEV1_RC0_LATENCY … #define cfgBIF_CFG_DEV1_RC0_HEADER … #define cfgBIF_CFG_DEV1_RC0_BIST … #define cfgBIF_CFG_DEV1_RC0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY … #define cfgBIF_CFG_DEV1_RC0_IO_BASE_LIMIT … #define cfgBIF_CFG_DEV1_RC0_SECONDARY_STATUS … #define cfgBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT … #define cfgBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT … #define cfgBIF_CFG_DEV1_RC0_PREF_BASE_UPPER … #define cfgBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER … #define cfgBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI … #define cfgBIF_CFG_DEV1_RC0_CAP_PTR … #define cfgBIF_CFG_DEV1_RC0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV1_RC0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL … #define cfgBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL … #define cfgBIF_CFG_DEV1_RC0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_PMI_CAP … #define cfgBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_PCIE_CAP … #define cfgBIF_CFG_DEV1_RC0_DEVICE_CAP … #define cfgBIF_CFG_DEV1_RC0_DEVICE_CNTL … #define cfgBIF_CFG_DEV1_RC0_DEVICE_STATUS … #define cfgBIF_CFG_DEV1_RC0_LINK_CAP … #define cfgBIF_CFG_DEV1_RC0_LINK_CNTL … #define cfgBIF_CFG_DEV1_RC0_LINK_STATUS … #define cfgBIF_CFG_DEV1_RC0_SLOT_CAP … #define cfgBIF_CFG_DEV1_RC0_SLOT_CNTL … #define cfgBIF_CFG_DEV1_RC0_SLOT_STATUS … #define cfgBIF_CFG_DEV1_RC0_ROOT_CNTL … #define cfgBIF_CFG_DEV1_RC0_ROOT_CAP … #define cfgBIF_CFG_DEV1_RC0_ROOT_STATUS … #define cfgBIF_CFG_DEV1_RC0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV1_RC0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV1_RC0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV1_RC0_LINK_CAP2 … #define cfgBIF_CFG_DEV1_RC0_LINK_CNTL2 … #define cfgBIF_CFG_DEV1_RC0_LINK_STATUS2 … #define cfgBIF_CFG_DEV1_RC0_SLOT_CAP2 … #define cfgBIF_CFG_DEV1_RC0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV1_RC0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV1_RC0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV1_RC0_SSID_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_SSID_CAP … #define cfgBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_MSI_MAP_CAP … #define cfgBIF_CFG_DEV1_RC0_MSI_MAP_ADDR_LO … #define cfgBIF_CFG_DEV1_RC0_MSI_MAP_ADDR_HI … #define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD … #define cfgBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS … #define cfgBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID … #define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL … // addressBlock: nbio_iohub_nb_pciedummy0_pciedummy_cfgdec // base address: 0x0 #define cfgNB_PCIEDUMMY0_0_DEVICE_VENDOR_ID … #define cfgNB_PCIEDUMMY0_0_STATUS_COMMAND … #define cfgNB_PCIEDUMMY0_0_CLASS_CODE_REVID … #define cfgNB_PCIEDUMMY0_0_HEADER_TYPE … #define cfgNB_PCIEDUMMY0_0_HEADER_TYPE_W … // addressBlock: nbio_iohub_nb_pciedummy1_pciedummy_cfgdec // base address: 0x0 #define cfgNB_PCIEDUMMY1_0_DEVICE_VENDOR_ID … #define cfgNB_PCIEDUMMY1_0_STATUS_COMMAND … #define cfgNB_PCIEDUMMY1_0_CLASS_CODE_REVID … #define cfgNB_PCIEDUMMY1_0_HEADER_TYPE … #define cfgNB_PCIEDUMMY1_0_HEADER_TYPE_W … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp // base address: 0x0 #define cfgVENDOR_ID … #define cfgDEVICE_ID … #define cfgCOMMAND … #define cfgSTATUS … #define cfgREVISION_ID … #define cfgPROG_INTERFACE … #define cfgSUB_CLASS … #define cfgBASE_CLASS … #define cfgCACHE_LINE … #define cfgLATENCY … #define cfgHEADER … #define cfgBIST … #define cfgBASE_ADDR_1 … #define cfgBASE_ADDR_2 … #define cfgBASE_ADDR_3 … #define cfgBASE_ADDR_4 … #define cfgBASE_ADDR_5 … #define cfgBASE_ADDR_6 … #define cfgADAPTER_ID … #define cfgROM_BASE_ADDR … #define cfgCAP_PTR … #define cfgINTERRUPT_LINE … #define cfgINTERRUPT_PIN … #define cfgMIN_GRANT … #define cfgMAX_LATENCY … #define cfgVENDOR_CAP_LIST … #define cfgADAPTER_ID_W … #define cfgPMI_CAP_LIST … #define cfgPMI_CAP … #define cfgPMI_STATUS_CNTL … #define cfgPCIE_CAP_LIST … #define cfgPCIE_CAP … #define cfgDEVICE_CAP … #define cfgDEVICE_CNTL … #define cfgDEVICE_STATUS … #define cfgLINK_CAP … #define cfgLINK_CNTL … #define cfgLINK_STATUS … #define cfgDEVICE_CAP2 … #define cfgDEVICE_CNTL2 … #define cfgDEVICE_STATUS2 … #define cfgLINK_CAP2 … #define cfgLINK_CNTL2 … #define cfgLINK_STATUS2 … #define cfgSLOT_CAP2 … #define cfgSLOT_CNTL2 … #define cfgSLOT_STATUS2 … #define cfgMSI_CAP_LIST … #define cfgMSI_MSG_CNTL … #define cfgMSI_MSG_ADDR_LO … #define cfgMSI_MSG_ADDR_HI … #define cfgMSI_MSG_DATA … #define cfgMSI_MASK … #define cfgMSI_MSG_DATA_64 … #define cfgMSI_MASK_64 … #define cfgMSI_PENDING … #define cfgMSI_PENDING_64 … #define cfgMSIX_CAP_LIST … #define cfgMSIX_MSG_CNTL … #define cfgMSIX_TABLE … #define cfgMSIX_PBA … #define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgPCIE_VENDOR_SPECIFIC_HDR … #define cfgPCIE_VENDOR_SPECIFIC1 … #define cfgPCIE_VENDOR_SPECIFIC2 … #define cfgPCIE_VC_ENH_CAP_LIST … #define cfgPCIE_PORT_VC_CAP_REG1 … #define cfgPCIE_PORT_VC_CAP_REG2 … #define cfgPCIE_PORT_VC_CNTL … #define cfgPCIE_PORT_VC_STATUS … #define cfgPCIE_VC0_RESOURCE_CAP … #define cfgPCIE_VC0_RESOURCE_CNTL … #define cfgPCIE_VC0_RESOURCE_STATUS … #define cfgPCIE_VC1_RESOURCE_CAP … #define cfgPCIE_VC1_RESOURCE_CNTL … #define cfgPCIE_VC1_RESOURCE_STATUS … #define cfgPCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgPCIE_DEV_SERIAL_NUM_DW1 … #define cfgPCIE_DEV_SERIAL_NUM_DW2 … #define cfgPCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgPCIE_UNCORR_ERR_STATUS … #define cfgPCIE_UNCORR_ERR_MASK … #define cfgPCIE_UNCORR_ERR_SEVERITY … #define cfgPCIE_CORR_ERR_STATUS … #define cfgPCIE_CORR_ERR_MASK … #define cfgPCIE_ADV_ERR_CAP_CNTL … #define cfgPCIE_HDR_LOG0 … #define cfgPCIE_HDR_LOG1 … #define cfgPCIE_HDR_LOG2 … #define cfgPCIE_HDR_LOG3 … #define cfgPCIE_TLP_PREFIX_LOG0 … #define cfgPCIE_TLP_PREFIX_LOG1 … #define cfgPCIE_TLP_PREFIX_LOG2 … #define cfgPCIE_TLP_PREFIX_LOG3 … #define cfgPCIE_BAR_ENH_CAP_LIST … #define cfgPCIE_BAR1_CAP … #define cfgPCIE_BAR1_CNTL … #define cfgPCIE_BAR2_CAP … #define cfgPCIE_BAR2_CNTL … #define cfgPCIE_BAR3_CAP … #define cfgPCIE_BAR3_CNTL … #define cfgPCIE_BAR4_CAP … #define cfgPCIE_BAR4_CNTL … #define cfgPCIE_BAR5_CAP … #define cfgPCIE_BAR5_CNTL … #define cfgPCIE_BAR6_CAP … #define cfgPCIE_BAR6_CNTL … #define cfgPCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgPCIE_PWR_BUDGET_DATA_SELECT … #define cfgPCIE_PWR_BUDGET_DATA … #define cfgPCIE_PWR_BUDGET_CAP … #define cfgPCIE_DPA_ENH_CAP_LIST … #define cfgPCIE_DPA_CAP … #define cfgPCIE_DPA_LATENCY_INDICATOR … #define cfgPCIE_DPA_STATUS … #define cfgPCIE_DPA_CNTL … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgPCIE_SECONDARY_ENH_CAP_LIST … #define cfgPCIE_LINK_CNTL3 … #define cfgPCIE_LANE_ERROR_STATUS … #define cfgPCIE_LANE_0_EQUALIZATION_CNTL … #define cfgPCIE_LANE_1_EQUALIZATION_CNTL … #define cfgPCIE_LANE_2_EQUALIZATION_CNTL … #define cfgPCIE_LANE_3_EQUALIZATION_CNTL … #define cfgPCIE_LANE_4_EQUALIZATION_CNTL … #define cfgPCIE_LANE_5_EQUALIZATION_CNTL … #define cfgPCIE_LANE_6_EQUALIZATION_CNTL … #define cfgPCIE_LANE_7_EQUALIZATION_CNTL … #define cfgPCIE_LANE_8_EQUALIZATION_CNTL … #define cfgPCIE_LANE_9_EQUALIZATION_CNTL … #define cfgPCIE_LANE_10_EQUALIZATION_CNTL … #define cfgPCIE_LANE_11_EQUALIZATION_CNTL … #define cfgPCIE_LANE_12_EQUALIZATION_CNTL … #define cfgPCIE_LANE_13_EQUALIZATION_CNTL … #define cfgPCIE_LANE_14_EQUALIZATION_CNTL … #define cfgPCIE_LANE_15_EQUALIZATION_CNTL … #define cfgPCIE_ACS_ENH_CAP_LIST … #define cfgPCIE_ACS_CAP … #define cfgPCIE_ACS_CNTL … #define cfgPCIE_ATS_ENH_CAP_LIST … #define cfgPCIE_ATS_CAP … #define cfgPCIE_ATS_CNTL … #define cfgPCIE_PAGE_REQ_ENH_CAP_LIST … #define cfgPCIE_PAGE_REQ_CNTL … #define cfgPCIE_PAGE_REQ_STATUS … #define cfgPCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define cfgPCIE_OUTSTAND_PAGE_REQ_ALLOC … #define cfgPCIE_PASID_ENH_CAP_LIST … #define cfgPCIE_PASID_CAP … #define cfgPCIE_PASID_CNTL … #define cfgPCIE_TPH_REQR_ENH_CAP_LIST … #define cfgPCIE_TPH_REQR_CAP … #define cfgPCIE_TPH_REQR_CNTL … #define cfgPCIE_MC_ENH_CAP_LIST … #define cfgPCIE_MC_CAP … #define cfgPCIE_MC_CNTL … #define cfgPCIE_MC_ADDR0 … #define cfgPCIE_MC_ADDR1 … #define cfgPCIE_MC_RCV0 … #define cfgPCIE_MC_RCV1 … #define cfgPCIE_MC_BLOCK_ALL0 … #define cfgPCIE_MC_BLOCK_ALL1 … #define cfgPCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgPCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgPCIE_LTR_ENH_CAP_LIST … #define cfgPCIE_LTR_CAP … #define cfgPCIE_ARI_ENH_CAP_LIST … #define cfgPCIE_ARI_CAP … #define cfgPCIE_ARI_CNTL … #define cfgPCIE_SRIOV_ENH_CAP_LIST … #define cfgPCIE_SRIOV_CAP … #define cfgPCIE_SRIOV_CONTROL … #define cfgPCIE_SRIOV_STATUS … #define cfgPCIE_SRIOV_INITIAL_VFS … #define cfgPCIE_SRIOV_TOTAL_VFS … #define cfgPCIE_SRIOV_NUM_VFS … #define cfgPCIE_SRIOV_FUNC_DEP_LINK … #define cfgPCIE_SRIOV_FIRST_VF_OFFSET … #define cfgPCIE_SRIOV_VF_STRIDE … #define cfgPCIE_SRIOV_VF_DEVICE_ID … #define cfgPCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgPCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgPCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgPCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 … //#define cfgBIF_CFG_DEV0_EPF0_VENDOR_ID 0x0000 //#define cfgBIF_CFG_DEV0_EPF0_DEVICE_ID 0x0002 //#define cfgBIF_CFG_DEV0_EPF0_COMMAND 0x0004 //#define cfgBIF_CFG_DEV0_EPF0_STATUS 0x0006 //#define cfgBIF_CFG_DEV0_EPF0_REVISION_ID 0x0008 //#define cfgBIF_CFG_DEV0_EPF0_PROG_INTERFACE 0x0009 //#define cfgBIF_CFG_DEV0_EPF0_SUB_CLASS 0x000a //#define cfgBIF_CFG_DEV0_EPF0_BASE_CLASS 0x000b //#define cfgBIF_CFG_DEV0_EPF0_CACHE_LINE 0x000c //#define cfgBIF_CFG_DEV0_EPF0_LATENCY 0x000d //#define cfgBIF_CFG_DEV0_EPF0_HEADER 0x000e //#define cfgBIF_CFG_DEV0_EPF0_BIST 0x000f //#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_1 0x0010 //#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_2 0x0014 //#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_3 0x0018 //#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_4 0x001c //#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_5 0x0020 //#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_6 0x0024 //#define cfgBIF_CFG_DEV0_EPF0_ADAPTER_ID 0x002c //#define cfgBIF_CFG_DEV0_EPF0_ROM_BASE_ADDR 0x0030 //#define cfgBIF_CFG_DEV0_EPF0_CAP_PTR 0x0034 //#define cfgBIF_CFG_DEV0_EPF0_INTERRUPT_LINE 0x003c //#define cfgBIF_CFG_DEV0_EPF0_INTERRUPT_PIN 0x003d //#define cfgBIF_CFG_DEV0_EPF0_MIN_GRANT 0x003e //#define cfgBIF_CFG_DEV0_EPF0_MAX_LATENCY 0x003f //#define cfgBIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST 0x0048 //#define cfgBIF_CFG_DEV0_EPF0_ADAPTER_ID_W 0x004c //#define cfgBIF_CFG_DEV0_EPF0_PMI_CAP_LIST 0x0050 //#define cfgBIF_CFG_DEV0_EPF0_PMI_CAP 0x0052 //#define cfgBIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL 0x0054 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_CAP_LIST 0x0064 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_CAP 0x0066 //#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CAP 0x0068 //#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CNTL 0x006c //#define cfgBIF_CFG_DEV0_EPF0_DEVICE_STATUS 0x006e //#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP 0x0070 //#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL 0x0074 //#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS 0x0076 //#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CAP2 0x0088 //#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CNTL2 0x008c //#define cfgBIF_CFG_DEV0_EPF0_DEVICE_STATUS2 0x008e //#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP2 0x0090 //#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL2 0x0094 //#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS2 0x0096 //#define cfgBIF_CFG_DEV0_EPF0_SLOT_CAP2 0x0098 //#define cfgBIF_CFG_DEV0_EPF0_SLOT_CNTL2 0x009c //#define cfgBIF_CFG_DEV0_EPF0_SLOT_STATUS2 0x009e //#define cfgBIF_CFG_DEV0_EPF0_MSI_CAP_LIST 0x00a0 //#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_CNTL 0x00a2 //#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO 0x00a4 //#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI 0x00a8 //#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_DATA 0x00a8 //#define cfgBIF_CFG_DEV0_EPF0_MSI_MASK 0x00ac //#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64 0x00ac //#define cfgBIF_CFG_DEV0_EPF0_MSI_MASK_64 0x00b0 //#define cfgBIF_CFG_DEV0_EPF0_MSI_PENDING 0x00b0 //#define cfgBIF_CFG_DEV0_EPF0_MSI_PENDING_64 0x00b4 //#define cfgBIF_CFG_DEV0_EPF0_MSIX_CAP_LIST 0x00c0 //#define cfgBIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL 0x00c2 //#define cfgBIF_CFG_DEV0_EPF0_MSIX_TABLE 0x00c4 //#define cfgBIF_CFG_DEV0_EPF0_MSIX_PBA 0x00c8 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC1 0x0108 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC2 0x010c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC_ENH_CAP_LIST 0x0110 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1 0x0114 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG2 0x0118 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL 0x011c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS 0x011e //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CAP 0x0120 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL 0x0124 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS 0x012a //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP 0x012c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL 0x0130 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS 0x0136 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS 0x0154 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_MASK 0x0158 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_SEVERITY 0x015c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_STATUS 0x0160 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_MASK 0x0164 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL 0x0168 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0 0x016c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1 0x0170 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2 0x0174 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3 0x0178 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0 0x0188 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1 0x018c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2 0x0190 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3 0x0194 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST 0x0200 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR1_CAP 0x0204 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR1_CNTL 0x0208 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR2_CAP 0x020c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR2_CNTL 0x0210 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR3_CAP 0x0214 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL 0x0218 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR4_CAP 0x021c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL 0x0220 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP 0x0224 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL 0x0228 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP 0x022c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL 0x0230 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA 0x0248 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP 0x024c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST 0x0250 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_CAP 0x0254 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR 0x0258 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS 0x025c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL 0x025e //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3 0x0274 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_ERROR_STATUS 0x0278 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST 0x02a0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_CAP 0x02a4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL 0x02a6 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST 0x02b0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_CAP 0x02b4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL 0x02b6 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST 0x02c0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL 0x02c4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS 0x02c6 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY 0x02c8 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC 0x02cc //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST 0x02d0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_CAP 0x02d4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL 0x02d6 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_ENH_CAP_LIST 0x02e0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CAP 0x02e4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CNTL 0x02e8 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST 0x02f0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_CAP 0x02f4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_CNTL 0x02f6 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0 0x02f8 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1 0x02fc //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_RCV0 0x0300 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_RCV1 0x0304 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0 0x0308 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1 0x030c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST 0x0320 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_LTR_CAP 0x0324 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST 0x0328 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_CAP 0x032c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL 0x032e //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST 0x0330 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP 0x0334 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL 0x0338 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS 0x033a //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS 0x033c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS 0x033e //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS 0x0340 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK 0x0342 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET 0x0344 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE 0x0346 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID 0x034a //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE 0x034c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE 0x0350 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0 0x0354 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1 0x0358 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2 0x035c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3 0x0360 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4 0x0364 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5 0x0368 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET 0x036c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV 0x0400 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV 0x0404 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW 0x0408 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE 0x040c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS 0x0410 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL 0x0414 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 0x0418 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 0x041c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 0x0420 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT 0x0424 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB 0x0428 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS 0x042c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB 0x0430 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB 0x0434 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB 0x0438 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB 0x043c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB 0x0440 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB 0x0444 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB 0x0448 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB 0x044c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB 0x0450 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB 0x0454 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB 0x0458 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB 0x045c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB 0x0460 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB 0x0464 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB 0x0468 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB 0x046c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 0x0470 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 0x0474 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 0x0478 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 0x047c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 0x0480 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 0x0484 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 0x0488 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 0x048c //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 0x0490 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 0x04a0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 0x04a4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 0x04a8 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 0x04ac //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 0x04b0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 0x04b4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 0x04b8 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 0x04bc //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 0x04c0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 0x04d0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 0x04d4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 0x04d8 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 0x04dc //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 0x04e0 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 0x04e4 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 0x04e8 //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 0x04ec //#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 0x04f0 // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF1_0_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF1_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF1_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF1_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_0_HEADER … #define cfgBIF_CFG_DEV0_EPF1_0_BIST … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF1_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF1_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF1_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF2_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF2_0_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF2_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF2_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF2_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_0_HEADER … #define cfgBIF_CFG_DEV0_EPF2_0_BIST … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF2_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF2_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF2_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_SBRN … #define cfgBIF_CFG_DEV0_EPF2_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF3_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF3_0_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF3_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF3_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF3_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_0_HEADER … #define cfgBIF_CFG_DEV0_EPF3_0_BIST … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF3_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF3_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF3_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_SBRN … #define cfgBIF_CFG_DEV0_EPF3_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF4_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF4_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF4_0_STATUS … #define cfgBIF_CFG_DEV0_EPF4_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF4_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF4_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF4_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF4_0_HEADER … #define cfgBIF_CFG_DEV0_EPF4_0_BIST … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF4_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF4_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF4_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF4_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_SBRN … #define cfgBIF_CFG_DEV0_EPF4_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF4_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_EPF4_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_EPF4_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF4_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF4_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF4_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF4_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF4_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF5_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF5_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF5_0_STATUS … #define cfgBIF_CFG_DEV0_EPF5_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF5_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF5_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF5_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF5_0_HEADER … #define cfgBIF_CFG_DEV0_EPF5_0_BIST … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF5_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF5_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF5_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF5_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_SBRN … #define cfgBIF_CFG_DEV0_EPF5_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF5_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_EPF5_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_EPF5_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF5_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF5_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF5_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF6_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF6_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF6_0_STATUS … #define cfgBIF_CFG_DEV0_EPF6_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF6_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF6_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF6_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF6_0_HEADER … #define cfgBIF_CFG_DEV0_EPF6_0_BIST … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF6_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF6_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF6_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF6_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_SBRN … #define cfgBIF_CFG_DEV0_EPF6_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF6_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_EPF6_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_EPF6_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF6_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF6_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF6_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF6_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF6_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF7_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF7_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF7_0_STATUS … #define cfgBIF_CFG_DEV0_EPF7_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF7_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF7_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF7_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF7_0_HEADER … #define cfgBIF_CFG_DEV0_EPF7_0_BIST … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF7_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF7_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF7_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF7_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_SBRN … #define cfgBIF_CFG_DEV0_EPF7_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF7_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_EPF7_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_EPF7_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF7_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF7_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV0_EPF7_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV0_EPF7_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV0_EPF7_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV1_EPF0_0_VENDOR_ID … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_ID … #define cfgBIF_CFG_DEV1_EPF0_0_COMMAND … #define cfgBIF_CFG_DEV1_EPF0_0_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_REVISION_ID … #define cfgBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV1_EPF0_0_SUB_CLASS … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_CLASS … #define cfgBIF_CFG_DEV1_EPF0_0_CACHE_LINE … #define cfgBIF_CFG_DEV1_EPF0_0_LATENCY … #define cfgBIF_CFG_DEV1_EPF0_0_HEADER … #define cfgBIF_CFG_DEV1_EPF0_0_BIST … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV1_EPF0_0_ADAPTER_ID … #define cfgBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV1_EPF0_0_CAP_PTR … #define cfgBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV1_EPF0_0_MIN_GRANT … #define cfgBIF_CFG_DEV1_EPF0_0_MAX_LATENCY … #define cfgBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PMI_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_CAP2 … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV1_EPF0_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV1_EPF0_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV1_EPF0_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MASK … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_PENDING … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_MSIX_TABLE … #define cfgBIF_CFG_DEV1_EPF0_0_MSIX_PBA … #define cfgBIF_CFG_DEV1_EPF0_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV1_EPF0_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV1_EPF0_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV1_EPF0_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV1_EPF1_0_VENDOR_ID … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_ID … #define cfgBIF_CFG_DEV1_EPF1_0_COMMAND … #define cfgBIF_CFG_DEV1_EPF1_0_STATUS … #define cfgBIF_CFG_DEV1_EPF1_0_REVISION_ID … #define cfgBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV1_EPF1_0_SUB_CLASS … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_CLASS … #define cfgBIF_CFG_DEV1_EPF1_0_CACHE_LINE … #define cfgBIF_CFG_DEV1_EPF1_0_LATENCY … #define cfgBIF_CFG_DEV1_EPF1_0_HEADER … #define cfgBIF_CFG_DEV1_EPF1_0_BIST … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV1_EPF1_0_ADAPTER_ID … #define cfgBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV1_EPF1_0_CAP_PTR … #define cfgBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV1_EPF1_0_MIN_GRANT … #define cfgBIF_CFG_DEV1_EPF1_0_MAX_LATENCY … #define cfgBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PMI_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_SBRN … #define cfgBIF_CFG_DEV1_EPF1_0_FLADJ … #define cfgBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_STATUS … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_CAP2 … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV1_EPF1_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV1_EPF1_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV1_EPF1_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MASK … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_PENDING … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_MSIX_TABLE … #define cfgBIF_CFG_DEV1_EPF1_0_MSIX_PBA … #define cfgBIF_CFG_DEV1_EPF1_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV1_EPF1_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV1_EPF1_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV1_EPF1_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf2_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV1_EPF2_0_VENDOR_ID … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_ID … #define cfgBIF_CFG_DEV1_EPF2_0_COMMAND … #define cfgBIF_CFG_DEV1_EPF2_0_STATUS … #define cfgBIF_CFG_DEV1_EPF2_0_REVISION_ID … #define cfgBIF_CFG_DEV1_EPF2_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV1_EPF2_0_SUB_CLASS … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_CLASS … #define cfgBIF_CFG_DEV1_EPF2_0_CACHE_LINE … #define cfgBIF_CFG_DEV1_EPF2_0_LATENCY … #define cfgBIF_CFG_DEV1_EPF2_0_HEADER … #define cfgBIF_CFG_DEV1_EPF2_0_BIST … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV1_EPF2_0_ADAPTER_ID … #define cfgBIF_CFG_DEV1_EPF2_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV1_EPF2_0_CAP_PTR … #define cfgBIF_CFG_DEV1_EPF2_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV1_EPF2_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV1_EPF2_0_MIN_GRANT … #define cfgBIF_CFG_DEV1_EPF2_0_MAX_LATENCY … #define cfgBIF_CFG_DEV1_EPF2_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV1_EPF2_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PMI_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_SBRN … #define cfgBIF_CFG_DEV1_EPF2_0_FLADJ … #define cfgBIF_CFG_DEV1_EPF2_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_STATUS … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_CAP2 … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV1_EPF2_0_SLOT_CAP2 … #define cfgBIF_CFG_DEV1_EPF2_0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV1_EPF2_0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MASK … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_PENDING … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV1_EPF2_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_MSIX_TABLE … #define cfgBIF_CFG_DEV1_EPF2_0_MSIX_PBA … #define cfgBIF_CFG_DEV1_EPF2_0_SATA_CAP_0 … #define cfgBIF_CFG_DEV1_EPF2_0_SATA_CAP_1 … #define cfgBIF_CFG_DEV1_EPF2_0_SATA_IDP_INDEX … #define cfgBIF_CFG_DEV1_EPF2_0_SATA_IDP_DATA … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_CNTL … // addressBlock: nbio_pcie0_bifplr0_cfgdecp // base address: 0x0 #define cfgBIFPLR0_0_VENDOR_ID … #define cfgBIFPLR0_0_DEVICE_ID … #define cfgBIFPLR0_0_COMMAND … #define cfgBIFPLR0_0_STATUS … #define cfgBIFPLR0_0_REVISION_ID … #define cfgBIFPLR0_0_PROG_INTERFACE … #define cfgBIFPLR0_0_SUB_CLASS … #define cfgBIFPLR0_0_BASE_CLASS … #define cfgBIFPLR0_0_CACHE_LINE … #define cfgBIFPLR0_0_LATENCY … #define cfgBIFPLR0_0_HEADER … #define cfgBIFPLR0_0_BIST … #define cfgBIFPLR0_0_SUB_BUS_NUMBER_LATENCY … #define cfgBIFPLR0_0_IO_BASE_LIMIT … #define cfgBIFPLR0_0_SECONDARY_STATUS … #define cfgBIFPLR0_0_MEM_BASE_LIMIT … #define cfgBIFPLR0_0_PREF_BASE_LIMIT … #define cfgBIFPLR0_0_PREF_BASE_UPPER … #define cfgBIFPLR0_0_PREF_LIMIT_UPPER … #define cfgBIFPLR0_0_IO_BASE_LIMIT_HI … #define cfgBIFPLR0_0_CAP_PTR … #define cfgBIFPLR0_0_INTERRUPT_LINE … #define cfgBIFPLR0_0_INTERRUPT_PIN … #define cfgBIFPLR0_0_IRQ_BRIDGE_CNTL … #define cfgBIFPLR0_0_EXT_BRIDGE_CNTL … #define cfgBIFPLR0_0_PMI_CAP_LIST … #define cfgBIFPLR0_0_PMI_CAP … #define cfgBIFPLR0_0_PMI_STATUS_CNTL … #define cfgBIFPLR0_0_PCIE_CAP_LIST … #define cfgBIFPLR0_0_PCIE_CAP … #define cfgBIFPLR0_0_DEVICE_CAP … #define cfgBIFPLR0_0_DEVICE_CNTL … #define cfgBIFPLR0_0_DEVICE_STATUS … #define cfgBIFPLR0_0_LINK_CAP … #define cfgBIFPLR0_0_LINK_CNTL … #define cfgBIFPLR0_0_LINK_STATUS … #define cfgBIFPLR0_0_SLOT_CAP … #define cfgBIFPLR0_0_SLOT_CNTL … #define cfgBIFPLR0_0_SLOT_STATUS … #define cfgBIFPLR0_0_ROOT_CNTL … #define cfgBIFPLR0_0_ROOT_CAP … #define cfgBIFPLR0_0_ROOT_STATUS … #define cfgBIFPLR0_0_DEVICE_CAP2 … #define cfgBIFPLR0_0_DEVICE_CNTL2 … #define cfgBIFPLR0_0_DEVICE_STATUS2 … #define cfgBIFPLR0_0_LINK_CAP2 … #define cfgBIFPLR0_0_LINK_CNTL2 … #define cfgBIFPLR0_0_LINK_STATUS2 … #define cfgBIFPLR0_0_SLOT_CAP2 … #define cfgBIFPLR0_0_SLOT_CNTL2 … #define cfgBIFPLR0_0_SLOT_STATUS2 … #define cfgBIFPLR0_0_MSI_CAP_LIST … #define cfgBIFPLR0_0_MSI_MSG_CNTL … #define cfgBIFPLR0_0_MSI_MSG_ADDR_LO … #define cfgBIFPLR0_0_MSI_MSG_ADDR_HI … #define cfgBIFPLR0_0_MSI_MSG_DATA … #define cfgBIFPLR0_0_MSI_MSG_DATA_64 … #define cfgBIFPLR0_0_SSID_CAP_LIST … #define cfgBIFPLR0_0_SSID_CAP … #define cfgBIFPLR0_0_MSI_MAP_CAP_LIST … #define cfgBIFPLR0_0_MSI_MAP_CAP … #define cfgBIFPLR0_0_MSI_MAP_ADDR_LO … #define cfgBIFPLR0_0_MSI_MAP_ADDR_HI … #define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIFPLR0_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIFPLR0_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIFPLR0_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIFPLR0_0_PCIE_PORT_VC_CNTL … #define cfgBIFPLR0_0_PCIE_PORT_VC_STATUS … #define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIFPLR0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIFPLR0_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIFPLR0_0_PCIE_UNCORR_ERR_MASK … #define cfgBIFPLR0_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIFPLR0_0_PCIE_CORR_ERR_STATUS … #define cfgBIFPLR0_0_PCIE_CORR_ERR_MASK … #define cfgBIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIFPLR0_0_PCIE_HDR_LOG0 … #define cfgBIFPLR0_0_PCIE_HDR_LOG1 … #define cfgBIFPLR0_0_PCIE_HDR_LOG2 … #define cfgBIFPLR0_0_PCIE_HDR_LOG3 … #define cfgBIFPLR0_0_PCIE_ROOT_ERR_CMD … #define cfgBIFPLR0_0_PCIE_ROOT_ERR_STATUS … #define cfgBIFPLR0_0_PCIE_ERR_SRC_ID … #define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIFPLR0_0_PCIE_LINK_CNTL3 … #define cfgBIFPLR0_0_PCIE_LANE_ERROR_STATUS … #define cfgBIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIFPLR0_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIFPLR0_0_PCIE_ACS_CAP … #define cfgBIFPLR0_0_PCIE_ACS_CNTL … #define cfgBIFPLR0_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIFPLR0_0_PCIE_MC_CAP … #define cfgBIFPLR0_0_PCIE_MC_CNTL … #define cfgBIFPLR0_0_PCIE_MC_ADDR0 … #define cfgBIFPLR0_0_PCIE_MC_ADDR1 … #define cfgBIFPLR0_0_PCIE_MC_RCV0 … #define cfgBIFPLR0_0_PCIE_MC_RCV1 … #define cfgBIFPLR0_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIFPLR0_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIFPLR0_0_PCIE_MC_OVERLAY_BAR0 … #define cfgBIFPLR0_0_PCIE_MC_OVERLAY_BAR1 … #define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST … #define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CAP … #define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CNTL … #define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CNTL2 … #define cfgBIFPLR0_0_PCIE_DPC_ENH_CAP_LIST … #define cfgBIFPLR0_0_PCIE_DPC_CAP_LIST … #define cfgBIFPLR0_0_PCIE_DPC_CNTL … #define cfgBIFPLR0_0_PCIE_DPC_STATUS … #define cfgBIFPLR0_0_PCIE_DPC_ERROR_SOURCE_ID … #define cfgBIFPLR0_0_PCIE_RP_PIO_STATUS … #define cfgBIFPLR0_0_PCIE_RP_PIO_MASK … #define cfgBIFPLR0_0_PCIE_RP_PIO_SEVERITY … #define cfgBIFPLR0_0_PCIE_RP_PIO_SYSERROR … #define cfgBIFPLR0_0_PCIE_RP_PIO_EXCEPTION … #define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG0 … #define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG1 … #define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG2 … #define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG3 … #define cfgBIFPLR0_0_PCIE_RP_PIO_IMPSPEC_LOG … #define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG0 … #define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG1 … #define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG2 … #define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG3 … #define cfgBIFPLR0_0_PCIE_ESM_CAP_LIST … #define cfgBIFPLR0_0_PCIE_ESM_HEADER_1 … #define cfgBIFPLR0_0_PCIE_ESM_HEADER_2 … #define cfgBIFPLR0_0_PCIE_ESM_STATUS … #define cfgBIFPLR0_0_PCIE_ESM_CTRL … #define cfgBIFPLR0_0_PCIE_ESM_CAP_1 … #define cfgBIFPLR0_0_PCIE_ESM_CAP_2 … #define cfgBIFPLR0_0_PCIE_ESM_CAP_3 … #define cfgBIFPLR0_0_PCIE_ESM_CAP_4 … #define cfgBIFPLR0_0_PCIE_ESM_CAP_5 … #define cfgBIFPLR0_0_PCIE_ESM_CAP_6 … #define cfgBIFPLR0_0_PCIE_ESM_CAP_7 … // addressBlock: nbio_pcie0_bifplr1_cfgdecp // base address: 0x0 #define cfgBIFPLR1_0_VENDOR_ID … #define cfgBIFPLR1_0_DEVICE_ID … #define cfgBIFPLR1_0_COMMAND … #define cfgBIFPLR1_0_STATUS … #define cfgBIFPLR1_0_REVISION_ID … #define cfgBIFPLR1_0_PROG_INTERFACE … #define cfgBIFPLR1_0_SUB_CLASS … #define cfgBIFPLR1_0_BASE_CLASS … #define cfgBIFPLR1_0_CACHE_LINE … #define cfgBIFPLR1_0_LATENCY … #define cfgBIFPLR1_0_HEADER … #define cfgBIFPLR1_0_BIST … #define cfgBIFPLR1_0_SUB_BUS_NUMBER_LATENCY … #define cfgBIFPLR1_0_IO_BASE_LIMIT … #define cfgBIFPLR1_0_SECONDARY_STATUS … #define cfgBIFPLR1_0_MEM_BASE_LIMIT … #define cfgBIFPLR1_0_PREF_BASE_LIMIT … #define cfgBIFPLR1_0_PREF_BASE_UPPER … #define cfgBIFPLR1_0_PREF_LIMIT_UPPER … #define cfgBIFPLR1_0_IO_BASE_LIMIT_HI … #define cfgBIFPLR1_0_CAP_PTR … #define cfgBIFPLR1_0_INTERRUPT_LINE … #define cfgBIFPLR1_0_INTERRUPT_PIN … #define cfgBIFPLR1_0_IRQ_BRIDGE_CNTL … #define cfgBIFPLR1_0_EXT_BRIDGE_CNTL … #define cfgBIFPLR1_0_PMI_CAP_LIST … #define cfgBIFPLR1_0_PMI_CAP … #define cfgBIFPLR1_0_PMI_STATUS_CNTL … #define cfgBIFPLR1_0_PCIE_CAP_LIST … #define cfgBIFPLR1_0_PCIE_CAP … #define cfgBIFPLR1_0_DEVICE_CAP … #define cfgBIFPLR1_0_DEVICE_CNTL … #define cfgBIFPLR1_0_DEVICE_STATUS … #define cfgBIFPLR1_0_LINK_CAP … #define cfgBIFPLR1_0_LINK_CNTL … #define cfgBIFPLR1_0_LINK_STATUS … #define cfgBIFPLR1_0_SLOT_CAP … #define cfgBIFPLR1_0_SLOT_CNTL … #define cfgBIFPLR1_0_SLOT_STATUS … #define cfgBIFPLR1_0_ROOT_CNTL … #define cfgBIFPLR1_0_ROOT_CAP … #define cfgBIFPLR1_0_ROOT_STATUS … #define cfgBIFPLR1_0_DEVICE_CAP2 … #define cfgBIFPLR1_0_DEVICE_CNTL2 … #define cfgBIFPLR1_0_DEVICE_STATUS2 … #define cfgBIFPLR1_0_LINK_CAP2 … #define cfgBIFPLR1_0_LINK_CNTL2 … #define cfgBIFPLR1_0_LINK_STATUS2 … #define cfgBIFPLR1_0_SLOT_CAP2 … #define cfgBIFPLR1_0_SLOT_CNTL2 … #define cfgBIFPLR1_0_SLOT_STATUS2 … #define cfgBIFPLR1_0_MSI_CAP_LIST … #define cfgBIFPLR1_0_MSI_MSG_CNTL … #define cfgBIFPLR1_0_MSI_MSG_ADDR_LO … #define cfgBIFPLR1_0_MSI_MSG_ADDR_HI … #define cfgBIFPLR1_0_MSI_MSG_DATA … #define cfgBIFPLR1_0_MSI_MSG_DATA_64 … #define cfgBIFPLR1_0_SSID_CAP_LIST … #define cfgBIFPLR1_0_SSID_CAP … #define cfgBIFPLR1_0_MSI_MAP_CAP_LIST … #define cfgBIFPLR1_0_MSI_MAP_CAP … #define cfgBIFPLR1_0_MSI_MAP_ADDR_LO … #define cfgBIFPLR1_0_MSI_MAP_ADDR_HI … #define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIFPLR1_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIFPLR1_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIFPLR1_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIFPLR1_0_PCIE_PORT_VC_CNTL … #define cfgBIFPLR1_0_PCIE_PORT_VC_STATUS … #define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIFPLR1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIFPLR1_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIFPLR1_0_PCIE_UNCORR_ERR_MASK … #define cfgBIFPLR1_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIFPLR1_0_PCIE_CORR_ERR_STATUS … #define cfgBIFPLR1_0_PCIE_CORR_ERR_MASK … #define cfgBIFPLR1_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIFPLR1_0_PCIE_HDR_LOG0 … #define cfgBIFPLR1_0_PCIE_HDR_LOG1 … #define cfgBIFPLR1_0_PCIE_HDR_LOG2 … #define cfgBIFPLR1_0_PCIE_HDR_LOG3 … #define cfgBIFPLR1_0_PCIE_ROOT_ERR_CMD … #define cfgBIFPLR1_0_PCIE_ROOT_ERR_STATUS … #define cfgBIFPLR1_0_PCIE_ERR_SRC_ID … #define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIFPLR1_0_PCIE_LINK_CNTL3 … #define cfgBIFPLR1_0_PCIE_LANE_ERROR_STATUS … #define cfgBIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIFPLR1_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIFPLR1_0_PCIE_ACS_CAP … #define cfgBIFPLR1_0_PCIE_ACS_CNTL … #define cfgBIFPLR1_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIFPLR1_0_PCIE_MC_CAP … #define cfgBIFPLR1_0_PCIE_MC_CNTL … #define cfgBIFPLR1_0_PCIE_MC_ADDR0 … #define cfgBIFPLR1_0_PCIE_MC_ADDR1 … #define cfgBIFPLR1_0_PCIE_MC_RCV0 … #define cfgBIFPLR1_0_PCIE_MC_RCV1 … #define cfgBIFPLR1_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIFPLR1_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIFPLR1_0_PCIE_MC_OVERLAY_BAR0 … #define cfgBIFPLR1_0_PCIE_MC_OVERLAY_BAR1 … #define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CAP_LIST … #define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CAP … #define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CNTL … #define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CNTL2 … #define cfgBIFPLR1_0_PCIE_DPC_ENH_CAP_LIST … #define cfgBIFPLR1_0_PCIE_DPC_CAP_LIST … #define cfgBIFPLR1_0_PCIE_DPC_CNTL … #define cfgBIFPLR1_0_PCIE_DPC_STATUS … #define cfgBIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID … #define cfgBIFPLR1_0_PCIE_RP_PIO_STATUS … #define cfgBIFPLR1_0_PCIE_RP_PIO_MASK … #define cfgBIFPLR1_0_PCIE_RP_PIO_SEVERITY … #define cfgBIFPLR1_0_PCIE_RP_PIO_SYSERROR … #define cfgBIFPLR1_0_PCIE_RP_PIO_EXCEPTION … #define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG0 … #define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG1 … #define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG2 … #define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG3 … #define cfgBIFPLR1_0_PCIE_RP_PIO_IMPSPEC_LOG … #define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG0 … #define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG1 … #define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG2 … #define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG3 … #define cfgBIFPLR1_0_PCIE_ESM_CAP_LIST … #define cfgBIFPLR1_0_PCIE_ESM_HEADER_1 … #define cfgBIFPLR1_0_PCIE_ESM_HEADER_2 … #define cfgBIFPLR1_0_PCIE_ESM_STATUS … #define cfgBIFPLR1_0_PCIE_ESM_CTRL … #define cfgBIFPLR1_0_PCIE_ESM_CAP_1 … #define cfgBIFPLR1_0_PCIE_ESM_CAP_2 … #define cfgBIFPLR1_0_PCIE_ESM_CAP_3 … #define cfgBIFPLR1_0_PCIE_ESM_CAP_4 … #define cfgBIFPLR1_0_PCIE_ESM_CAP_5 … #define cfgBIFPLR1_0_PCIE_ESM_CAP_6 … #define cfgBIFPLR1_0_PCIE_ESM_CAP_7 … // addressBlock: nbio_pcie0_bifplr2_cfgdecp // base address: 0x0 #define cfgBIFPLR2_0_VENDOR_ID … #define cfgBIFPLR2_0_DEVICE_ID … #define cfgBIFPLR2_0_COMMAND … #define cfgBIFPLR2_0_STATUS … #define cfgBIFPLR2_0_REVISION_ID … #define cfgBIFPLR2_0_PROG_INTERFACE … #define cfgBIFPLR2_0_SUB_CLASS … #define cfgBIFPLR2_0_BASE_CLASS … #define cfgBIFPLR2_0_CACHE_LINE … #define cfgBIFPLR2_0_LATENCY … #define cfgBIFPLR2_0_HEADER … #define cfgBIFPLR2_0_BIST … #define cfgBIFPLR2_0_SUB_BUS_NUMBER_LATENCY … #define cfgBIFPLR2_0_IO_BASE_LIMIT … #define cfgBIFPLR2_0_SECONDARY_STATUS … #define cfgBIFPLR2_0_MEM_BASE_LIMIT … #define cfgBIFPLR2_0_PREF_BASE_LIMIT … #define cfgBIFPLR2_0_PREF_BASE_UPPER … #define cfgBIFPLR2_0_PREF_LIMIT_UPPER … #define cfgBIFPLR2_0_IO_BASE_LIMIT_HI … #define cfgBIFPLR2_0_CAP_PTR … #define cfgBIFPLR2_0_INTERRUPT_LINE … #define cfgBIFPLR2_0_INTERRUPT_PIN … #define cfgBIFPLR2_0_IRQ_BRIDGE_CNTL … #define cfgBIFPLR2_0_EXT_BRIDGE_CNTL … #define cfgBIFPLR2_0_PMI_CAP_LIST … #define cfgBIFPLR2_0_PMI_CAP … #define cfgBIFPLR2_0_PMI_STATUS_CNTL … #define cfgBIFPLR2_0_PCIE_CAP_LIST … #define cfgBIFPLR2_0_PCIE_CAP … #define cfgBIFPLR2_0_DEVICE_CAP … #define cfgBIFPLR2_0_DEVICE_CNTL … #define cfgBIFPLR2_0_DEVICE_STATUS … #define cfgBIFPLR2_0_LINK_CAP … #define cfgBIFPLR2_0_LINK_CNTL … #define cfgBIFPLR2_0_LINK_STATUS … #define cfgBIFPLR2_0_SLOT_CAP … #define cfgBIFPLR2_0_SLOT_CNTL … #define cfgBIFPLR2_0_SLOT_STATUS … #define cfgBIFPLR2_0_ROOT_CNTL … #define cfgBIFPLR2_0_ROOT_CAP … #define cfgBIFPLR2_0_ROOT_STATUS … #define cfgBIFPLR2_0_DEVICE_CAP2 … #define cfgBIFPLR2_0_DEVICE_CNTL2 … #define cfgBIFPLR2_0_DEVICE_STATUS2 … #define cfgBIFPLR2_0_LINK_CAP2 … #define cfgBIFPLR2_0_LINK_CNTL2 … #define cfgBIFPLR2_0_LINK_STATUS2 … #define cfgBIFPLR2_0_SLOT_CAP2 … #define cfgBIFPLR2_0_SLOT_CNTL2 … #define cfgBIFPLR2_0_SLOT_STATUS2 … #define cfgBIFPLR2_0_MSI_CAP_LIST … #define cfgBIFPLR2_0_MSI_MSG_CNTL … #define cfgBIFPLR2_0_MSI_MSG_ADDR_LO … #define cfgBIFPLR2_0_MSI_MSG_ADDR_HI … #define cfgBIFPLR2_0_MSI_MSG_DATA … #define cfgBIFPLR2_0_MSI_MSG_DATA_64 … #define cfgBIFPLR2_0_SSID_CAP_LIST … #define cfgBIFPLR2_0_SSID_CAP … #define cfgBIFPLR2_0_MSI_MAP_CAP_LIST … #define cfgBIFPLR2_0_MSI_MAP_CAP … #define cfgBIFPLR2_0_MSI_MAP_ADDR_LO … #define cfgBIFPLR2_0_MSI_MAP_ADDR_HI … #define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIFPLR2_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIFPLR2_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIFPLR2_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIFPLR2_0_PCIE_PORT_VC_CNTL … #define cfgBIFPLR2_0_PCIE_PORT_VC_STATUS … #define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIFPLR2_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIFPLR2_0_PCIE_UNCORR_ERR_MASK … #define cfgBIFPLR2_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIFPLR2_0_PCIE_CORR_ERR_STATUS … #define cfgBIFPLR2_0_PCIE_CORR_ERR_MASK … #define cfgBIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIFPLR2_0_PCIE_HDR_LOG0 … #define cfgBIFPLR2_0_PCIE_HDR_LOG1 … #define cfgBIFPLR2_0_PCIE_HDR_LOG2 … #define cfgBIFPLR2_0_PCIE_HDR_LOG3 … #define cfgBIFPLR2_0_PCIE_ROOT_ERR_CMD … #define cfgBIFPLR2_0_PCIE_ROOT_ERR_STATUS … #define cfgBIFPLR2_0_PCIE_ERR_SRC_ID … #define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIFPLR2_0_PCIE_LINK_CNTL3 … #define cfgBIFPLR2_0_PCIE_LANE_ERROR_STATUS … #define cfgBIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIFPLR2_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIFPLR2_0_PCIE_ACS_CAP … #define cfgBIFPLR2_0_PCIE_ACS_CNTL … #define cfgBIFPLR2_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIFPLR2_0_PCIE_MC_CAP … #define cfgBIFPLR2_0_PCIE_MC_CNTL … #define cfgBIFPLR2_0_PCIE_MC_ADDR0 … #define cfgBIFPLR2_0_PCIE_MC_ADDR1 … #define cfgBIFPLR2_0_PCIE_MC_RCV0 … #define cfgBIFPLR2_0_PCIE_MC_RCV1 … #define cfgBIFPLR2_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIFPLR2_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIFPLR2_0_PCIE_MC_OVERLAY_BAR0 … #define cfgBIFPLR2_0_PCIE_MC_OVERLAY_BAR1 … #define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST … #define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CAP … #define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CNTL … #define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CNTL2 … #define cfgBIFPLR2_0_PCIE_DPC_ENH_CAP_LIST … #define cfgBIFPLR2_0_PCIE_DPC_CAP_LIST … #define cfgBIFPLR2_0_PCIE_DPC_CNTL … #define cfgBIFPLR2_0_PCIE_DPC_STATUS … #define cfgBIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID … #define cfgBIFPLR2_0_PCIE_RP_PIO_STATUS … #define cfgBIFPLR2_0_PCIE_RP_PIO_MASK … #define cfgBIFPLR2_0_PCIE_RP_PIO_SEVERITY … #define cfgBIFPLR2_0_PCIE_RP_PIO_SYSERROR … #define cfgBIFPLR2_0_PCIE_RP_PIO_EXCEPTION … #define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG0 … #define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG1 … #define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG2 … #define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG3 … #define cfgBIFPLR2_0_PCIE_RP_PIO_IMPSPEC_LOG … #define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG0 … #define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG1 … #define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG2 … #define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG3 … #define cfgBIFPLR2_0_PCIE_ESM_CAP_LIST … #define cfgBIFPLR2_0_PCIE_ESM_HEADER_1 … #define cfgBIFPLR2_0_PCIE_ESM_HEADER_2 … #define cfgBIFPLR2_0_PCIE_ESM_STATUS … #define cfgBIFPLR2_0_PCIE_ESM_CTRL … #define cfgBIFPLR2_0_PCIE_ESM_CAP_1 … #define cfgBIFPLR2_0_PCIE_ESM_CAP_2 … #define cfgBIFPLR2_0_PCIE_ESM_CAP_3 … #define cfgBIFPLR2_0_PCIE_ESM_CAP_4 … #define cfgBIFPLR2_0_PCIE_ESM_CAP_5 … #define cfgBIFPLR2_0_PCIE_ESM_CAP_6 … #define cfgBIFPLR2_0_PCIE_ESM_CAP_7 … // addressBlock: nbio_pcie0_bifplr3_cfgdecp // base address: 0x0 #define cfgBIFPLR3_0_VENDOR_ID … #define cfgBIFPLR3_0_DEVICE_ID … #define cfgBIFPLR3_0_COMMAND … #define cfgBIFPLR3_0_STATUS … #define cfgBIFPLR3_0_REVISION_ID … #define cfgBIFPLR3_0_PROG_INTERFACE … #define cfgBIFPLR3_0_SUB_CLASS … #define cfgBIFPLR3_0_BASE_CLASS … #define cfgBIFPLR3_0_CACHE_LINE … #define cfgBIFPLR3_0_LATENCY … #define cfgBIFPLR3_0_HEADER … #define cfgBIFPLR3_0_BIST … #define cfgBIFPLR3_0_SUB_BUS_NUMBER_LATENCY … #define cfgBIFPLR3_0_IO_BASE_LIMIT … #define cfgBIFPLR3_0_SECONDARY_STATUS … #define cfgBIFPLR3_0_MEM_BASE_LIMIT … #define cfgBIFPLR3_0_PREF_BASE_LIMIT … #define cfgBIFPLR3_0_PREF_BASE_UPPER … #define cfgBIFPLR3_0_PREF_LIMIT_UPPER … #define cfgBIFPLR3_0_IO_BASE_LIMIT_HI … #define cfgBIFPLR3_0_CAP_PTR … #define cfgBIFPLR3_0_INTERRUPT_LINE … #define cfgBIFPLR3_0_INTERRUPT_PIN … #define cfgBIFPLR3_0_IRQ_BRIDGE_CNTL … #define cfgBIFPLR3_0_EXT_BRIDGE_CNTL … #define cfgBIFPLR3_0_PMI_CAP_LIST … #define cfgBIFPLR3_0_PMI_CAP … #define cfgBIFPLR3_0_PMI_STATUS_CNTL … #define cfgBIFPLR3_0_PCIE_CAP_LIST … #define cfgBIFPLR3_0_PCIE_CAP … #define cfgBIFPLR3_0_DEVICE_CAP … #define cfgBIFPLR3_0_DEVICE_CNTL … #define cfgBIFPLR3_0_DEVICE_STATUS … #define cfgBIFPLR3_0_LINK_CAP … #define cfgBIFPLR3_0_LINK_CNTL … #define cfgBIFPLR3_0_LINK_STATUS … #define cfgBIFPLR3_0_SLOT_CAP … #define cfgBIFPLR3_0_SLOT_CNTL … #define cfgBIFPLR3_0_SLOT_STATUS … #define cfgBIFPLR3_0_ROOT_CNTL … #define cfgBIFPLR3_0_ROOT_CAP … #define cfgBIFPLR3_0_ROOT_STATUS … #define cfgBIFPLR3_0_DEVICE_CAP2 … #define cfgBIFPLR3_0_DEVICE_CNTL2 … #define cfgBIFPLR3_0_DEVICE_STATUS2 … #define cfgBIFPLR3_0_LINK_CAP2 … #define cfgBIFPLR3_0_LINK_CNTL2 … #define cfgBIFPLR3_0_LINK_STATUS2 … #define cfgBIFPLR3_0_SLOT_CAP2 … #define cfgBIFPLR3_0_SLOT_CNTL2 … #define cfgBIFPLR3_0_SLOT_STATUS2 … #define cfgBIFPLR3_0_MSI_CAP_LIST … #define cfgBIFPLR3_0_MSI_MSG_CNTL … #define cfgBIFPLR3_0_MSI_MSG_ADDR_LO … #define cfgBIFPLR3_0_MSI_MSG_ADDR_HI … #define cfgBIFPLR3_0_MSI_MSG_DATA … #define cfgBIFPLR3_0_MSI_MSG_DATA_64 … #define cfgBIFPLR3_0_SSID_CAP_LIST … #define cfgBIFPLR3_0_SSID_CAP … #define cfgBIFPLR3_0_MSI_MAP_CAP_LIST … #define cfgBIFPLR3_0_MSI_MAP_CAP … #define cfgBIFPLR3_0_MSI_MAP_ADDR_LO … #define cfgBIFPLR3_0_MSI_MAP_ADDR_HI … #define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIFPLR3_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIFPLR3_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIFPLR3_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIFPLR3_0_PCIE_PORT_VC_CNTL … #define cfgBIFPLR3_0_PCIE_PORT_VC_STATUS … #define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIFPLR3_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIFPLR3_0_PCIE_UNCORR_ERR_MASK … #define cfgBIFPLR3_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIFPLR3_0_PCIE_CORR_ERR_STATUS … #define cfgBIFPLR3_0_PCIE_CORR_ERR_MASK … #define cfgBIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIFPLR3_0_PCIE_HDR_LOG0 … #define cfgBIFPLR3_0_PCIE_HDR_LOG1 … #define cfgBIFPLR3_0_PCIE_HDR_LOG2 … #define cfgBIFPLR3_0_PCIE_HDR_LOG3 … #define cfgBIFPLR3_0_PCIE_ROOT_ERR_CMD … #define cfgBIFPLR3_0_PCIE_ROOT_ERR_STATUS … #define cfgBIFPLR3_0_PCIE_ERR_SRC_ID … #define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIFPLR3_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIFPLR3_0_PCIE_LINK_CNTL3 … #define cfgBIFPLR3_0_PCIE_LANE_ERROR_STATUS … #define cfgBIFPLR3_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIFPLR3_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIFPLR3_0_PCIE_ACS_CAP … #define cfgBIFPLR3_0_PCIE_ACS_CNTL … #define cfgBIFPLR3_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIFPLR3_0_PCIE_MC_CAP … #define cfgBIFPLR3_0_PCIE_MC_CNTL … #define cfgBIFPLR3_0_PCIE_MC_ADDR0 … #define cfgBIFPLR3_0_PCIE_MC_ADDR1 … #define cfgBIFPLR3_0_PCIE_MC_RCV0 … #define cfgBIFPLR3_0_PCIE_MC_RCV1 … #define cfgBIFPLR3_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIFPLR3_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIFPLR3_0_PCIE_MC_OVERLAY_BAR0 … #define cfgBIFPLR3_0_PCIE_MC_OVERLAY_BAR1 … #define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST … #define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CAP … #define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CNTL … #define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CNTL2 … #define cfgBIFPLR3_0_PCIE_DPC_ENH_CAP_LIST … #define cfgBIFPLR3_0_PCIE_DPC_CAP_LIST … #define cfgBIFPLR3_0_PCIE_DPC_CNTL … #define cfgBIFPLR3_0_PCIE_DPC_STATUS … #define cfgBIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID … #define cfgBIFPLR3_0_PCIE_RP_PIO_STATUS … #define cfgBIFPLR3_0_PCIE_RP_PIO_MASK … #define cfgBIFPLR3_0_PCIE_RP_PIO_SEVERITY … #define cfgBIFPLR3_0_PCIE_RP_PIO_SYSERROR … #define cfgBIFPLR3_0_PCIE_RP_PIO_EXCEPTION … #define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG0 … #define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG1 … #define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG2 … #define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG3 … #define cfgBIFPLR3_0_PCIE_RP_PIO_IMPSPEC_LOG … #define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0 … #define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG1 … #define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG2 … #define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG3 … #define cfgBIFPLR3_0_PCIE_ESM_CAP_LIST … #define cfgBIFPLR3_0_PCIE_ESM_HEADER_1 … #define cfgBIFPLR3_0_PCIE_ESM_HEADER_2 … #define cfgBIFPLR3_0_PCIE_ESM_STATUS … #define cfgBIFPLR3_0_PCIE_ESM_CTRL … #define cfgBIFPLR3_0_PCIE_ESM_CAP_1 … #define cfgBIFPLR3_0_PCIE_ESM_CAP_2 … #define cfgBIFPLR3_0_PCIE_ESM_CAP_3 … #define cfgBIFPLR3_0_PCIE_ESM_CAP_4 … #define cfgBIFPLR3_0_PCIE_ESM_CAP_5 … #define cfgBIFPLR3_0_PCIE_ESM_CAP_6 … #define cfgBIFPLR3_0_PCIE_ESM_CAP_7 … // addressBlock: nbio_pcie0_bifplr4_cfgdecp // base address: 0x0 #define cfgBIFPLR4_0_VENDOR_ID … #define cfgBIFPLR4_0_DEVICE_ID … #define cfgBIFPLR4_0_COMMAND … #define cfgBIFPLR4_0_STATUS … #define cfgBIFPLR4_0_REVISION_ID … #define cfgBIFPLR4_0_PROG_INTERFACE … #define cfgBIFPLR4_0_SUB_CLASS … #define cfgBIFPLR4_0_BASE_CLASS … #define cfgBIFPLR4_0_CACHE_LINE … #define cfgBIFPLR4_0_LATENCY … #define cfgBIFPLR4_0_HEADER … #define cfgBIFPLR4_0_BIST … #define cfgBIFPLR4_0_SUB_BUS_NUMBER_LATENCY … #define cfgBIFPLR4_0_IO_BASE_LIMIT … #define cfgBIFPLR4_0_SECONDARY_STATUS … #define cfgBIFPLR4_0_MEM_BASE_LIMIT … #define cfgBIFPLR4_0_PREF_BASE_LIMIT … #define cfgBIFPLR4_0_PREF_BASE_UPPER … #define cfgBIFPLR4_0_PREF_LIMIT_UPPER … #define cfgBIFPLR4_0_IO_BASE_LIMIT_HI … #define cfgBIFPLR4_0_CAP_PTR … #define cfgBIFPLR4_0_INTERRUPT_LINE … #define cfgBIFPLR4_0_INTERRUPT_PIN … #define cfgBIFPLR4_0_IRQ_BRIDGE_CNTL … #define cfgBIFPLR4_0_EXT_BRIDGE_CNTL … #define cfgBIFPLR4_0_PMI_CAP_LIST … #define cfgBIFPLR4_0_PMI_CAP … #define cfgBIFPLR4_0_PMI_STATUS_CNTL … #define cfgBIFPLR4_0_PCIE_CAP_LIST … #define cfgBIFPLR4_0_PCIE_CAP … #define cfgBIFPLR4_0_DEVICE_CAP … #define cfgBIFPLR4_0_DEVICE_CNTL … #define cfgBIFPLR4_0_DEVICE_STATUS … #define cfgBIFPLR4_0_LINK_CAP … #define cfgBIFPLR4_0_LINK_CNTL … #define cfgBIFPLR4_0_LINK_STATUS … #define cfgBIFPLR4_0_SLOT_CAP … #define cfgBIFPLR4_0_SLOT_CNTL … #define cfgBIFPLR4_0_SLOT_STATUS … #define cfgBIFPLR4_0_ROOT_CNTL … #define cfgBIFPLR4_0_ROOT_CAP … #define cfgBIFPLR4_0_ROOT_STATUS … #define cfgBIFPLR4_0_DEVICE_CAP2 … #define cfgBIFPLR4_0_DEVICE_CNTL2 … #define cfgBIFPLR4_0_DEVICE_STATUS2 … #define cfgBIFPLR4_0_LINK_CAP2 … #define cfgBIFPLR4_0_LINK_CNTL2 … #define cfgBIFPLR4_0_LINK_STATUS2 … #define cfgBIFPLR4_0_SLOT_CAP2 … #define cfgBIFPLR4_0_SLOT_CNTL2 … #define cfgBIFPLR4_0_SLOT_STATUS2 … #define cfgBIFPLR4_0_MSI_CAP_LIST … #define cfgBIFPLR4_0_MSI_MSG_CNTL … #define cfgBIFPLR4_0_MSI_MSG_ADDR_LO … #define cfgBIFPLR4_0_MSI_MSG_ADDR_HI … #define cfgBIFPLR4_0_MSI_MSG_DATA … #define cfgBIFPLR4_0_MSI_MSG_DATA_64 … #define cfgBIFPLR4_0_SSID_CAP_LIST … #define cfgBIFPLR4_0_SSID_CAP … #define cfgBIFPLR4_0_MSI_MAP_CAP_LIST … #define cfgBIFPLR4_0_MSI_MAP_CAP … #define cfgBIFPLR4_0_MSI_MAP_ADDR_LO … #define cfgBIFPLR4_0_MSI_MAP_ADDR_HI … #define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIFPLR4_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIFPLR4_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIFPLR4_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIFPLR4_0_PCIE_PORT_VC_CNTL … #define cfgBIFPLR4_0_PCIE_PORT_VC_STATUS … #define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIFPLR4_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIFPLR4_0_PCIE_UNCORR_ERR_MASK … #define cfgBIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIFPLR4_0_PCIE_CORR_ERR_STATUS … #define cfgBIFPLR4_0_PCIE_CORR_ERR_MASK … #define cfgBIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIFPLR4_0_PCIE_HDR_LOG0 … #define cfgBIFPLR4_0_PCIE_HDR_LOG1 … #define cfgBIFPLR4_0_PCIE_HDR_LOG2 … #define cfgBIFPLR4_0_PCIE_HDR_LOG3 … #define cfgBIFPLR4_0_PCIE_ROOT_ERR_CMD … #define cfgBIFPLR4_0_PCIE_ROOT_ERR_STATUS … #define cfgBIFPLR4_0_PCIE_ERR_SRC_ID … #define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIFPLR4_0_PCIE_LINK_CNTL3 … #define cfgBIFPLR4_0_PCIE_LANE_ERROR_STATUS … #define cfgBIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIFPLR4_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIFPLR4_0_PCIE_ACS_CAP … #define cfgBIFPLR4_0_PCIE_ACS_CNTL … #define cfgBIFPLR4_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIFPLR4_0_PCIE_MC_CAP … #define cfgBIFPLR4_0_PCIE_MC_CNTL … #define cfgBIFPLR4_0_PCIE_MC_ADDR0 … #define cfgBIFPLR4_0_PCIE_MC_ADDR1 … #define cfgBIFPLR4_0_PCIE_MC_RCV0 … #define cfgBIFPLR4_0_PCIE_MC_RCV1 … #define cfgBIFPLR4_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIFPLR4_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIFPLR4_0_PCIE_MC_OVERLAY_BAR0 … #define cfgBIFPLR4_0_PCIE_MC_OVERLAY_BAR1 … #define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST … #define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CAP … #define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CNTL … #define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CNTL2 … #define cfgBIFPLR4_0_PCIE_DPC_ENH_CAP_LIST … #define cfgBIFPLR4_0_PCIE_DPC_CAP_LIST … #define cfgBIFPLR4_0_PCIE_DPC_CNTL … #define cfgBIFPLR4_0_PCIE_DPC_STATUS … #define cfgBIFPLR4_0_PCIE_DPC_ERROR_SOURCE_ID … #define cfgBIFPLR4_0_PCIE_RP_PIO_STATUS … #define cfgBIFPLR4_0_PCIE_RP_PIO_MASK … #define cfgBIFPLR4_0_PCIE_RP_PIO_SEVERITY … #define cfgBIFPLR4_0_PCIE_RP_PIO_SYSERROR … #define cfgBIFPLR4_0_PCIE_RP_PIO_EXCEPTION … #define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG0 … #define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG1 … #define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG2 … #define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG3 … #define cfgBIFPLR4_0_PCIE_RP_PIO_IMPSPEC_LOG … #define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0 … #define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1 … #define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2 … #define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3 … #define cfgBIFPLR4_0_PCIE_ESM_CAP_LIST … #define cfgBIFPLR4_0_PCIE_ESM_HEADER_1 … #define cfgBIFPLR4_0_PCIE_ESM_HEADER_2 … #define cfgBIFPLR4_0_PCIE_ESM_STATUS … #define cfgBIFPLR4_0_PCIE_ESM_CTRL … #define cfgBIFPLR4_0_PCIE_ESM_CAP_1 … #define cfgBIFPLR4_0_PCIE_ESM_CAP_2 … #define cfgBIFPLR4_0_PCIE_ESM_CAP_3 … #define cfgBIFPLR4_0_PCIE_ESM_CAP_4 … #define cfgBIFPLR4_0_PCIE_ESM_CAP_5 … #define cfgBIFPLR4_0_PCIE_ESM_CAP_6 … #define cfgBIFPLR4_0_PCIE_ESM_CAP_7 … // addressBlock: nbio_pcie0_bifplr5_cfgdecp // base address: 0x0 #define cfgBIFPLR5_0_VENDOR_ID … #define cfgBIFPLR5_0_DEVICE_ID … #define cfgBIFPLR5_0_COMMAND … #define cfgBIFPLR5_0_STATUS … #define cfgBIFPLR5_0_REVISION_ID … #define cfgBIFPLR5_0_PROG_INTERFACE … #define cfgBIFPLR5_0_SUB_CLASS … #define cfgBIFPLR5_0_BASE_CLASS … #define cfgBIFPLR5_0_CACHE_LINE … #define cfgBIFPLR5_0_LATENCY … #define cfgBIFPLR5_0_HEADER … #define cfgBIFPLR5_0_BIST … #define cfgBIFPLR5_0_SUB_BUS_NUMBER_LATENCY … #define cfgBIFPLR5_0_IO_BASE_LIMIT … #define cfgBIFPLR5_0_SECONDARY_STATUS … #define cfgBIFPLR5_0_MEM_BASE_LIMIT … #define cfgBIFPLR5_0_PREF_BASE_LIMIT … #define cfgBIFPLR5_0_PREF_BASE_UPPER … #define cfgBIFPLR5_0_PREF_LIMIT_UPPER … #define cfgBIFPLR5_0_IO_BASE_LIMIT_HI … #define cfgBIFPLR5_0_CAP_PTR … #define cfgBIFPLR5_0_INTERRUPT_LINE … #define cfgBIFPLR5_0_INTERRUPT_PIN … #define cfgBIFPLR5_0_IRQ_BRIDGE_CNTL … #define cfgBIFPLR5_0_EXT_BRIDGE_CNTL … #define cfgBIFPLR5_0_PMI_CAP_LIST … #define cfgBIFPLR5_0_PMI_CAP … #define cfgBIFPLR5_0_PMI_STATUS_CNTL … #define cfgBIFPLR5_0_PCIE_CAP_LIST … #define cfgBIFPLR5_0_PCIE_CAP … #define cfgBIFPLR5_0_DEVICE_CAP … #define cfgBIFPLR5_0_DEVICE_CNTL … #define cfgBIFPLR5_0_DEVICE_STATUS … #define cfgBIFPLR5_0_LINK_CAP … #define cfgBIFPLR5_0_LINK_CNTL … #define cfgBIFPLR5_0_LINK_STATUS … #define cfgBIFPLR5_0_SLOT_CAP … #define cfgBIFPLR5_0_SLOT_CNTL … #define cfgBIFPLR5_0_SLOT_STATUS … #define cfgBIFPLR5_0_ROOT_CNTL … #define cfgBIFPLR5_0_ROOT_CAP … #define cfgBIFPLR5_0_ROOT_STATUS … #define cfgBIFPLR5_0_DEVICE_CAP2 … #define cfgBIFPLR5_0_DEVICE_CNTL2 … #define cfgBIFPLR5_0_DEVICE_STATUS2 … #define cfgBIFPLR5_0_LINK_CAP2 … #define cfgBIFPLR5_0_LINK_CNTL2 … #define cfgBIFPLR5_0_LINK_STATUS2 … #define cfgBIFPLR5_0_SLOT_CAP2 … #define cfgBIFPLR5_0_SLOT_CNTL2 … #define cfgBIFPLR5_0_SLOT_STATUS2 … #define cfgBIFPLR5_0_MSI_CAP_LIST … #define cfgBIFPLR5_0_MSI_MSG_CNTL … #define cfgBIFPLR5_0_MSI_MSG_ADDR_LO … #define cfgBIFPLR5_0_MSI_MSG_ADDR_HI … #define cfgBIFPLR5_0_MSI_MSG_DATA … #define cfgBIFPLR5_0_MSI_MSG_DATA_64 … #define cfgBIFPLR5_0_SSID_CAP_LIST … #define cfgBIFPLR5_0_SSID_CAP … #define cfgBIFPLR5_0_MSI_MAP_CAP_LIST … #define cfgBIFPLR5_0_MSI_MAP_CAP … #define cfgBIFPLR5_0_MSI_MAP_ADDR_LO … #define cfgBIFPLR5_0_MSI_MAP_ADDR_HI … #define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIFPLR5_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIFPLR5_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIFPLR5_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIFPLR5_0_PCIE_PORT_VC_CNTL … #define cfgBIFPLR5_0_PCIE_PORT_VC_STATUS … #define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIFPLR5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIFPLR5_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIFPLR5_0_PCIE_UNCORR_ERR_MASK … #define cfgBIFPLR5_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIFPLR5_0_PCIE_CORR_ERR_STATUS … #define cfgBIFPLR5_0_PCIE_CORR_ERR_MASK … #define cfgBIFPLR5_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIFPLR5_0_PCIE_HDR_LOG0 … #define cfgBIFPLR5_0_PCIE_HDR_LOG1 … #define cfgBIFPLR5_0_PCIE_HDR_LOG2 … #define cfgBIFPLR5_0_PCIE_HDR_LOG3 … #define cfgBIFPLR5_0_PCIE_ROOT_ERR_CMD … #define cfgBIFPLR5_0_PCIE_ROOT_ERR_STATUS … #define cfgBIFPLR5_0_PCIE_ERR_SRC_ID … #define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIFPLR5_0_PCIE_LINK_CNTL3 … #define cfgBIFPLR5_0_PCIE_LANE_ERROR_STATUS … #define cfgBIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIFPLR5_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIFPLR5_0_PCIE_ACS_CAP … #define cfgBIFPLR5_0_PCIE_ACS_CNTL … #define cfgBIFPLR5_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIFPLR5_0_PCIE_MC_CAP … #define cfgBIFPLR5_0_PCIE_MC_CNTL … #define cfgBIFPLR5_0_PCIE_MC_ADDR0 … #define cfgBIFPLR5_0_PCIE_MC_ADDR1 … #define cfgBIFPLR5_0_PCIE_MC_RCV0 … #define cfgBIFPLR5_0_PCIE_MC_RCV1 … #define cfgBIFPLR5_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIFPLR5_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIFPLR5_0_PCIE_MC_OVERLAY_BAR0 … #define cfgBIFPLR5_0_PCIE_MC_OVERLAY_BAR1 … #define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST … #define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CAP … #define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CNTL … #define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CNTL2 … #define cfgBIFPLR5_0_PCIE_DPC_ENH_CAP_LIST … #define cfgBIFPLR5_0_PCIE_DPC_CAP_LIST … #define cfgBIFPLR5_0_PCIE_DPC_CNTL … #define cfgBIFPLR5_0_PCIE_DPC_STATUS … #define cfgBIFPLR5_0_PCIE_DPC_ERROR_SOURCE_ID … #define cfgBIFPLR5_0_PCIE_RP_PIO_STATUS … #define cfgBIFPLR5_0_PCIE_RP_PIO_MASK … #define cfgBIFPLR5_0_PCIE_RP_PIO_SEVERITY … #define cfgBIFPLR5_0_PCIE_RP_PIO_SYSERROR … #define cfgBIFPLR5_0_PCIE_RP_PIO_EXCEPTION … #define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG0 … #define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG1 … #define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG2 … #define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG3 … #define cfgBIFPLR5_0_PCIE_RP_PIO_IMPSPEC_LOG … #define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG0 … #define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG1 … #define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG2 … #define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG3 … #define cfgBIFPLR5_0_PCIE_ESM_CAP_LIST … #define cfgBIFPLR5_0_PCIE_ESM_HEADER_1 … #define cfgBIFPLR5_0_PCIE_ESM_HEADER_2 … #define cfgBIFPLR5_0_PCIE_ESM_STATUS … #define cfgBIFPLR5_0_PCIE_ESM_CTRL … #define cfgBIFPLR5_0_PCIE_ESM_CAP_1 … #define cfgBIFPLR5_0_PCIE_ESM_CAP_2 … #define cfgBIFPLR5_0_PCIE_ESM_CAP_3 … #define cfgBIFPLR5_0_PCIE_ESM_CAP_4 … #define cfgBIFPLR5_0_PCIE_ESM_CAP_5 … #define cfgBIFPLR5_0_PCIE_ESM_CAP_6 … #define cfgBIFPLR5_0_PCIE_ESM_CAP_7 … // addressBlock: nbio_pcie0_bifplr6_cfgdecp // base address: 0x0 #define cfgBIFPLR6_0_VENDOR_ID … #define cfgBIFPLR6_0_DEVICE_ID … #define cfgBIFPLR6_0_COMMAND … #define cfgBIFPLR6_0_STATUS … #define cfgBIFPLR6_0_REVISION_ID … #define cfgBIFPLR6_0_PROG_INTERFACE … #define cfgBIFPLR6_0_SUB_CLASS … #define cfgBIFPLR6_0_BASE_CLASS … #define cfgBIFPLR6_0_CACHE_LINE … #define cfgBIFPLR6_0_LATENCY … #define cfgBIFPLR6_0_HEADER … #define cfgBIFPLR6_0_BIST … #define cfgBIFPLR6_0_SUB_BUS_NUMBER_LATENCY … #define cfgBIFPLR6_0_IO_BASE_LIMIT … #define cfgBIFPLR6_0_SECONDARY_STATUS … #define cfgBIFPLR6_0_MEM_BASE_LIMIT … #define cfgBIFPLR6_0_PREF_BASE_LIMIT … #define cfgBIFPLR6_0_PREF_BASE_UPPER … #define cfgBIFPLR6_0_PREF_LIMIT_UPPER … #define cfgBIFPLR6_0_IO_BASE_LIMIT_HI … #define cfgBIFPLR6_0_CAP_PTR … #define cfgBIFPLR6_0_INTERRUPT_LINE … #define cfgBIFPLR6_0_INTERRUPT_PIN … #define cfgBIFPLR6_0_IRQ_BRIDGE_CNTL … #define cfgBIFPLR6_0_EXT_BRIDGE_CNTL … #define cfgBIFPLR6_0_PMI_CAP_LIST … #define cfgBIFPLR6_0_PMI_CAP … #define cfgBIFPLR6_0_PMI_STATUS_CNTL … #define cfgBIFPLR6_0_PCIE_CAP_LIST … #define cfgBIFPLR6_0_PCIE_CAP … #define cfgBIFPLR6_0_DEVICE_CAP … #define cfgBIFPLR6_0_DEVICE_CNTL … #define cfgBIFPLR6_0_DEVICE_STATUS … #define cfgBIFPLR6_0_LINK_CAP … #define cfgBIFPLR6_0_LINK_CNTL … #define cfgBIFPLR6_0_LINK_STATUS … #define cfgBIFPLR6_0_SLOT_CAP … #define cfgBIFPLR6_0_SLOT_CNTL … #define cfgBIFPLR6_0_SLOT_STATUS … #define cfgBIFPLR6_0_ROOT_CNTL … #define cfgBIFPLR6_0_ROOT_CAP … #define cfgBIFPLR6_0_ROOT_STATUS … #define cfgBIFPLR6_0_DEVICE_CAP2 … #define cfgBIFPLR6_0_DEVICE_CNTL2 … #define cfgBIFPLR6_0_DEVICE_STATUS2 … #define cfgBIFPLR6_0_LINK_CAP2 … #define cfgBIFPLR6_0_LINK_CNTL2 … #define cfgBIFPLR6_0_LINK_STATUS2 … #define cfgBIFPLR6_0_SLOT_CAP2 … #define cfgBIFPLR6_0_SLOT_CNTL2 … #define cfgBIFPLR6_0_SLOT_STATUS2 … #define cfgBIFPLR6_0_MSI_CAP_LIST … #define cfgBIFPLR6_0_MSI_MSG_CNTL … #define cfgBIFPLR6_0_MSI_MSG_ADDR_LO … #define cfgBIFPLR6_0_MSI_MSG_ADDR_HI … #define cfgBIFPLR6_0_MSI_MSG_DATA … #define cfgBIFPLR6_0_MSI_MSG_DATA_64 … #define cfgBIFPLR6_0_SSID_CAP_LIST … #define cfgBIFPLR6_0_SSID_CAP … #define cfgBIFPLR6_0_MSI_MAP_CAP_LIST … #define cfgBIFPLR6_0_MSI_MAP_CAP … #define cfgBIFPLR6_0_MSI_MAP_ADDR_LO … #define cfgBIFPLR6_0_MSI_MAP_ADDR_HI … #define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIFPLR6_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIFPLR6_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIFPLR6_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIFPLR6_0_PCIE_PORT_VC_CNTL … #define cfgBIFPLR6_0_PCIE_PORT_VC_STATUS … #define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIFPLR6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIFPLR6_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIFPLR6_0_PCIE_UNCORR_ERR_MASK … #define cfgBIFPLR6_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIFPLR6_0_PCIE_CORR_ERR_STATUS … #define cfgBIFPLR6_0_PCIE_CORR_ERR_MASK … #define cfgBIFPLR6_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIFPLR6_0_PCIE_HDR_LOG0 … #define cfgBIFPLR6_0_PCIE_HDR_LOG1 … #define cfgBIFPLR6_0_PCIE_HDR_LOG2 … #define cfgBIFPLR6_0_PCIE_HDR_LOG3 … #define cfgBIFPLR6_0_PCIE_ROOT_ERR_CMD … #define cfgBIFPLR6_0_PCIE_ROOT_ERR_STATUS … #define cfgBIFPLR6_0_PCIE_ERR_SRC_ID … #define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIFPLR6_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIFPLR6_0_PCIE_LINK_CNTL3 … #define cfgBIFPLR6_0_PCIE_LANE_ERROR_STATUS … #define cfgBIFPLR6_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIFPLR6_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIFPLR6_0_PCIE_ACS_CAP … #define cfgBIFPLR6_0_PCIE_ACS_CNTL … #define cfgBIFPLR6_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIFPLR6_0_PCIE_MC_CAP … #define cfgBIFPLR6_0_PCIE_MC_CNTL … #define cfgBIFPLR6_0_PCIE_MC_ADDR0 … #define cfgBIFPLR6_0_PCIE_MC_ADDR1 … #define cfgBIFPLR6_0_PCIE_MC_RCV0 … #define cfgBIFPLR6_0_PCIE_MC_RCV1 … #define cfgBIFPLR6_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIFPLR6_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIFPLR6_0_PCIE_MC_OVERLAY_BAR0 … #define cfgBIFPLR6_0_PCIE_MC_OVERLAY_BAR1 … #define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CAP_LIST … #define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CAP … #define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CNTL … #define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CNTL2 … #define cfgBIFPLR6_0_PCIE_DPC_ENH_CAP_LIST … #define cfgBIFPLR6_0_PCIE_DPC_CAP_LIST … #define cfgBIFPLR6_0_PCIE_DPC_CNTL … #define cfgBIFPLR6_0_PCIE_DPC_STATUS … #define cfgBIFPLR6_0_PCIE_DPC_ERROR_SOURCE_ID … #define cfgBIFPLR6_0_PCIE_RP_PIO_STATUS … #define cfgBIFPLR6_0_PCIE_RP_PIO_MASK … #define cfgBIFPLR6_0_PCIE_RP_PIO_SEVERITY … #define cfgBIFPLR6_0_PCIE_RP_PIO_SYSERROR … #define cfgBIFPLR6_0_PCIE_RP_PIO_EXCEPTION … #define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG0 … #define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG1 … #define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG2 … #define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG3 … #define cfgBIFPLR6_0_PCIE_RP_PIO_IMPSPEC_LOG … #define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG0 … #define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG1 … #define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG2 … #define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG3 … #define cfgBIFPLR6_0_PCIE_ESM_CAP_LIST … #define cfgBIFPLR6_0_PCIE_ESM_HEADER_1 … #define cfgBIFPLR6_0_PCIE_ESM_HEADER_2 … #define cfgBIFPLR6_0_PCIE_ESM_STATUS … #define cfgBIFPLR6_0_PCIE_ESM_CTRL … #define cfgBIFPLR6_0_PCIE_ESM_CAP_1 … #define cfgBIFPLR6_0_PCIE_ESM_CAP_2 … #define cfgBIFPLR6_0_PCIE_ESM_CAP_3 … #define cfgBIFPLR6_0_PCIE_ESM_CAP_4 … #define cfgBIFPLR6_0_PCIE_ESM_CAP_5 … #define cfgBIFPLR6_0_PCIE_ESM_CAP_6 … #define cfgBIFPLR6_0_PCIE_ESM_CAP_7 … // addressBlock: nbio_dbgu0_dbgudec // base address: 0x700 #define mmport_a_addr … #define mmport_a_addr_BASE_IDX … #define mmport_a_data_lo … #define mmport_a_data_lo_BASE_IDX … #define mmport_a_data_hi … #define mmport_a_data_hi_BASE_IDX … #define mmport_b_addr … #define mmport_b_addr_BASE_IDX … #define mmport_b_data_lo … #define mmport_b_data_lo_BASE_IDX … #define mmport_b_data_hi … #define mmport_b_data_hi_BASE_IDX … #define mmport_c_addr … #define mmport_c_addr_BASE_IDX … #define mmport_c_data_lo … #define mmport_c_data_lo_BASE_IDX … #define mmport_c_data_hi … #define mmport_c_data_hi_BASE_IDX … #define mmport_d_addr … #define mmport_d_addr_BASE_IDX … #define mmport_d_data_lo … #define mmport_d_data_lo_BASE_IDX … #define mmport_d_data_hi … #define mmport_d_data_hi_BASE_IDX … // addressBlock: nbio_iohub_iommu_l2mmio_l2mmiocfg // base address: 0x0 #define mmIOMMU_MMIO_DEVTBL_BASE_0 … #define mmIOMMU_MMIO_DEVTBL_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_BASE_1 … #define mmIOMMU_MMIO_DEVTBL_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_CMD_BASE_0 … #define mmIOMMU_MMIO_CMD_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_CMD_BASE_1 … #define mmIOMMU_MMIO_CMD_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_EVENT_BASE_0 … #define mmIOMMU_MMIO_EVENT_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_EVENT_BASE_1 … #define mmIOMMU_MMIO_EVENT_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_CNTRL_0 … #define mmIOMMU_MMIO_CNTRL_0_BASE_IDX … #define mmIOMMU_MMIO_CNTRL_1 … #define mmIOMMU_MMIO_CNTRL_1_BASE_IDX … #define mmIOMMU_MMIO_EXCL_BASE_0 … #define mmIOMMU_MMIO_EXCL_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_EXCL_BASE_1 … #define mmIOMMU_MMIO_EXCL_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_EXCL_LIM_0 … #define mmIOMMU_MMIO_EXCL_LIM_0_BASE_IDX … #define mmIOMMU_MMIO_EXCL_LIM_1 … #define mmIOMMU_MMIO_EXCL_LIM_1_BASE_IDX … #define mmIOMMU_MMIO_EFR_0 … #define mmIOMMU_MMIO_EFR_0_BASE_IDX … #define mmIOMMU_MMIO_EFR_1 … #define mmIOMMU_MMIO_EFR_1_BASE_IDX … #define mmIOMMU_MMIO_PPR_BASE_0 … #define mmIOMMU_MMIO_PPR_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_PPR_BASE_1 … #define mmIOMMU_MMIO_PPR_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_HW_ERR_UPPER_0 … #define mmIOMMU_MMIO_HW_ERR_UPPER_0_BASE_IDX … #define mmIOMMU_MMIO_HW_ERR_UPPER_1 … #define mmIOMMU_MMIO_HW_ERR_UPPER_1_BASE_IDX … #define mmIOMMU_MMIO_HW_ERR_LOWER_0 … #define mmIOMMU_MMIO_HW_ERR_LOWER_0_BASE_IDX … #define mmIOMMU_MMIO_HW_ERR_LOWER_1 … #define mmIOMMU_MMIO_HW_ERR_LOWER_1_BASE_IDX … #define mmIOMMU_MMIO_HW_ERR_STATUS_0 … #define mmIOMMU_MMIO_HW_ERR_STATUS_0_BASE_IDX … #define mmIOMMU_MMIO_HW_ERR_STATUS_1 … #define mmIOMMU_MMIO_HW_ERR_STATUS_1_BASE_IDX … #define mmSMI_FILTER_REGISTER_0_0 … #define mmSMI_FILTER_REGISTER_0_0_BASE_IDX … #define mmSMI_FILTER_REGISTER_0_1 … #define mmSMI_FILTER_REGISTER_0_1_BASE_IDX … #define mmSMI_FILTER_REGISTER_1_0 … #define mmSMI_FILTER_REGISTER_1_0_BASE_IDX … #define mmSMI_FILTER_REGISTER_1_1 … #define mmSMI_FILTER_REGISTER_1_1_BASE_IDX … #define mmSMI_FILTER_REGISTER_2_0 … #define mmSMI_FILTER_REGISTER_2_0_BASE_IDX … #define mmSMI_FILTER_REGISTER_2_1 … #define mmSMI_FILTER_REGISTER_2_1_BASE_IDX … #define mmSMI_FILTER_REGISTER_3_0 … #define mmSMI_FILTER_REGISTER_3_0_BASE_IDX … #define mmSMI_FILTER_REGISTER_3_1 … #define mmSMI_FILTER_REGISTER_3_1_BASE_IDX … #define mmIOMMU_MMIO_GA_LOG_BASE_0 … #define mmIOMMU_MMIO_GA_LOG_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_GA_LOG_BASE_1 … #define mmIOMMU_MMIO_GA_LOG_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_0 … #define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_0_BASE_IDX … #define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_1 … #define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_1_BASE_IDX … #define mmIOMMU_MMIO_PPR_B_BASE_0 … #define mmIOMMU_MMIO_PPR_B_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_PPR_B_BASE_1 … #define mmIOMMU_MMIO_PPR_B_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_EVENT_B_BASE_0 … #define mmIOMMU_MMIO_EVENT_B_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_EVENT_B_BASE_1 … #define mmIOMMU_MMIO_EVENT_B_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_1_BASE_0 … #define mmIOMMU_MMIO_DEVTBL_1_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_1_BASE_1 … #define mmIOMMU_MMIO_DEVTBL_1_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_2_BASE_0 … #define mmIOMMU_MMIO_DEVTBL_2_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_2_BASE_1 … #define mmIOMMU_MMIO_DEVTBL_2_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_3_BASE_0 … #define mmIOMMU_MMIO_DEVTBL_3_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_3_BASE_1 … #define mmIOMMU_MMIO_DEVTBL_3_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_4_BASE_0 … #define mmIOMMU_MMIO_DEVTBL_4_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_4_BASE_1 … #define mmIOMMU_MMIO_DEVTBL_4_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_5_BASE_0 … #define mmIOMMU_MMIO_DEVTBL_5_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_5_BASE_1 … #define mmIOMMU_MMIO_DEVTBL_5_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_6_BASE_0 … #define mmIOMMU_MMIO_DEVTBL_6_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_6_BASE_1 … #define mmIOMMU_MMIO_DEVTBL_6_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_7_BASE_0 … #define mmIOMMU_MMIO_DEVTBL_7_BASE_0_BASE_IDX … #define mmIOMMU_MMIO_DEVTBL_7_BASE_1 … #define mmIOMMU_MMIO_DEVTBL_7_BASE_1_BASE_IDX … #define mmIOMMU_MMIO_DSFX … #define mmIOMMU_MMIO_DSFX_BASE_IDX … #define mmIOMMU_MMIO_DSCX … #define mmIOMMU_MMIO_DSCX_BASE_IDX … #define mmIOMMU_MMIO_DSSX … #define mmIOMMU_MMIO_DSSX_BASE_IDX … #define mmIOMMU_MMIO_CAP_MISC … #define mmIOMMU_MMIO_CAP_MISC_BASE_IDX … #define mmIOMMU_MMIO_CAP_MISC_1 … #define mmIOMMU_MMIO_CAP_MISC_1_BASE_IDX … #define mmIOMMU_MMIO_MSI_CAP … #define mmIOMMU_MMIO_MSI_CAP_BASE_IDX … #define mmIOMMU_MMIO_MSI_ADDR_LO … #define mmIOMMU_MMIO_MSI_ADDR_LO_BASE_IDX … #define mmIOMMU_MMIO_MSI_ADDR_HI … #define mmIOMMU_MMIO_MSI_ADDR_HI_BASE_IDX … #define mmIOMMU_MMIO_MSI_DATA … #define mmIOMMU_MMIO_MSI_DATA_BASE_IDX … #define mmIOMMU_MMIO_MSI_MAPPING_CAP … #define mmIOMMU_MMIO_MSI_MAPPING_CAP_BASE_IDX … #define mmIOMMU_MMIO_CONTROL_W … #define mmIOMMU_MMIO_CONTROL_W_BASE_IDX … #define mmIOMMU_MARC_BASE_LO_0 … #define mmIOMMU_MARC_BASE_LO_0_BASE_IDX … #define mmIOMMU_MARC_BASE_HI_0 … #define mmIOMMU_MARC_BASE_HI_0_BASE_IDX … #define mmIOMMU_MARC_RELOC_LO_0 … #define mmIOMMU_MARC_RELOC_LO_0_BASE_IDX … #define mmIOMMU_MARC_RELOC_HI_0 … #define mmIOMMU_MARC_RELOC_HI_0_BASE_IDX … #define mmIOMMU_MARC_LEN_LO_0 … #define mmIOMMU_MARC_LEN_LO_0_BASE_IDX … #define mmIOMMU_MARC_LEN_HI_0 … #define mmIOMMU_MARC_LEN_HI_0_BASE_IDX … #define mmIOMMU_MARC_BASE_LO_1 … #define mmIOMMU_MARC_BASE_LO_1_BASE_IDX … #define mmIOMMU_MARC_BASE_HI_1 … #define mmIOMMU_MARC_BASE_HI_1_BASE_IDX … #define mmIOMMU_MARC_RELOC_LO_1 … #define mmIOMMU_MARC_RELOC_LO_1_BASE_IDX … #define mmIOMMU_MARC_RELOC_HI_1 … #define mmIOMMU_MARC_RELOC_HI_1_BASE_IDX … #define mmIOMMU_MARC_LEN_LO_1 … #define mmIOMMU_MARC_LEN_LO_1_BASE_IDX … #define mmIOMMU_MARC_LEN_HI_1 … #define mmIOMMU_MARC_LEN_HI_1_BASE_IDX … #define mmIOMMU_MARC_BASE_LO_2 … #define mmIOMMU_MARC_BASE_LO_2_BASE_IDX … #define mmIOMMU_MARC_BASE_HI_2 … #define mmIOMMU_MARC_BASE_HI_2_BASE_IDX … #define mmIOMMU_MARC_RELOC_LO_2 … #define mmIOMMU_MARC_RELOC_LO_2_BASE_IDX … #define mmIOMMU_MARC_RELOC_HI_2 … #define mmIOMMU_MARC_RELOC_HI_2_BASE_IDX … #define mmIOMMU_MARC_LEN_LO_2 … #define mmIOMMU_MARC_LEN_LO_2_BASE_IDX … #define mmIOMMU_MARC_LEN_HI_2 … #define mmIOMMU_MARC_LEN_HI_2_BASE_IDX … #define mmIOMMU_MARC_BASE_LO_3 … #define mmIOMMU_MARC_BASE_LO_3_BASE_IDX … #define mmIOMMU_MARC_BASE_HI_3 … #define mmIOMMU_MARC_BASE_HI_3_BASE_IDX … #define mmIOMMU_MARC_RELOC_LO_3 … #define mmIOMMU_MARC_RELOC_LO_3_BASE_IDX … #define mmIOMMU_MARC_RELOC_HI_3 … #define mmIOMMU_MARC_RELOC_HI_3_BASE_IDX … #define mmIOMMU_MARC_LEN_LO_3 … #define mmIOMMU_MARC_LEN_LO_3_BASE_IDX … #define mmIOMMU_MARC_LEN_HI_3 … #define mmIOMMU_MARC_LEN_HI_3_BASE_IDX … #define mmIOMMU_MMIO_CMD_BUF_HDPTR_0 … #define mmIOMMU_MMIO_CMD_BUF_HDPTR_0_BASE_IDX … #define mmIOMMU_MMIO_CMD_BUF_HDPTR_1 … #define mmIOMMU_MMIO_CMD_BUF_HDPTR_1_BASE_IDX … #define mmIOMMU_MMIO_CMD_BUF_TAILPTR_0 … #define mmIOMMU_MMIO_CMD_BUF_TAILPTR_0_BASE_IDX … #define mmIOMMU_MMIO_CMD_BUF_TAILPTR_1 … #define mmIOMMU_MMIO_CMD_BUF_TAILPTR_1_BASE_IDX … #define mmIOMMU_MMIO_EVENT_BUF_HDPTR_0 … #define mmIOMMU_MMIO_EVENT_BUF_HDPTR_0_BASE_IDX … #define mmIOMMU_MMIO_EVENT_BUF_HDPTR_1 … #define mmIOMMU_MMIO_EVENT_BUF_HDPTR_1_BASE_IDX … #define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_0 … #define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_0_BASE_IDX … #define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_1 … #define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_1_BASE_IDX … #define mmIOMMU_MMIO_STATUS_0 … #define mmIOMMU_MMIO_STATUS_0_BASE_IDX … #define mmIOMMU_MMIO_STATUS_1 … #define mmIOMMU_MMIO_STATUS_1_BASE_IDX … #define mmIOMMU_MMIO_PPR_BUF_HDPTR_0 … #define mmIOMMU_MMIO_PPR_BUF_HDPTR_0_BASE_IDX … #define mmIOMMU_MMIO_PPR_BUF_HDPTR_1 … #define mmIOMMU_MMIO_PPR_BUF_HDPTR_1_BASE_IDX … #define mmIOMMU_MMIO_PPR_BUF_TAILPTR_0 … #define mmIOMMU_MMIO_PPR_BUF_TAILPTR_0_BASE_IDX … #define mmIOMMU_MMIO_PPR_BUF_TAILPTR_1 … #define mmIOMMU_MMIO_PPR_BUF_TAILPTR_1_BASE_IDX … #define mmIOMMU_MMIO_GA_BUF_HDPTR_0 … #define mmIOMMU_MMIO_GA_BUF_HDPTR_0_BASE_IDX … #define mmIOMMU_MMIO_GA_BUF_HDPTR_1 … #define mmIOMMU_MMIO_GA_BUF_HDPTR_1_BASE_IDX … #define mmIOMMU_MMIO_GA_BUF_TAILPTR_0 … #define mmIOMMU_MMIO_GA_BUF_TAILPTR_0_BASE_IDX … #define mmIOMMU_MMIO_GA_BUF_TAILPTR_1 … #define mmIOMMU_MMIO_GA_BUF_TAILPTR_1_BASE_IDX … #define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_0 … #define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_0_BASE_IDX … #define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_1 … #define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_1_BASE_IDX … #define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_0 … #define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_0_BASE_IDX … #define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_1 … #define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_1_BASE_IDX … #define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_0 … #define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_0_BASE_IDX … #define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_1 … #define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_1_BASE_IDX … #define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_0 … #define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_0_BASE_IDX … #define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_1 … #define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_1_BASE_IDX … #define mmIOMMU_MMIO_PPR_AUTORESP_0 … #define mmIOMMU_MMIO_PPR_AUTORESP_0_BASE_IDX … #define mmIOMMU_MMIO_PPR_OVERFLOW_EARLY_0 … #define mmIOMMU_MMIO_PPR_OVERFLOW_EARLY_0_BASE_IDX … #define mmIOMMU_MMIO_PPR_B_OVERFLOW_EARLY_0 … #define mmIOMMU_MMIO_PPR_B_OVERFLOW_EARLY_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_CONFIG_0 … #define mmIOMMU_MMIO_COUNTER_CONFIG_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_CONFIG_1 … #define mmIOMMU_MMIO_COUNTER_CONFIG_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0 … #define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1 … #define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0 … #define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1 … #define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0 … #define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1 … #define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_0 … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_1 … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_1 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_0 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_1 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_0 … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_1 … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_1 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_0 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_1 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_0 … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_1 … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_1 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_0 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_1 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_0 … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_1 … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_1 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_0 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_1 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_0 … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_1 … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_1 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_0 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_1 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_0 … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_1 … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_1 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_0 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_1 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_0 … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_1 … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_1 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_0 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_1 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_0 … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_1 … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_1 … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1 … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1 … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1 … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_0 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_0_BASE_IDX … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_1 … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_1_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC // base address: 0x0 #define mmMM_INDEX … #define mmMM_INDEX_BASE_IDX … #define mmMM_DATA … #define mmMM_DATA_BASE_IDX … #define mmMM_INDEX_HI … #define mmMM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_SYSDEC // base address: 0x0 #define mmSYSHUB_INDEX_OVLP … #define mmSYSHUB_INDEX_OVLP_BASE_IDX … #define mmSYSHUB_DATA_OVLP … #define mmSYSHUB_DATA_OVLP_BASE_IDX … #define mmPCIE_INDEX … #define mmPCIE_INDEX_BASE_IDX … #define mmPCIE_DATA … #define mmPCIE_DATA_BASE_IDX … #define mmPCIE_INDEX2 … #define mmPCIE_INDEX2_BASE_IDX … #define mmPCIE_DATA2 … #define mmPCIE_DATA2_BASE_IDX … #define mmSBIOS_SCRATCH_0 … #define mmSBIOS_SCRATCH_0_BASE_IDX … #define mmSBIOS_SCRATCH_1 … #define mmSBIOS_SCRATCH_1_BASE_IDX … #define mmSBIOS_SCRATCH_2 … #define mmSBIOS_SCRATCH_2_BASE_IDX … #define mmSBIOS_SCRATCH_3 … #define mmSBIOS_SCRATCH_3_BASE_IDX … #define mmBIOS_SCRATCH_0 … #define mmBIOS_SCRATCH_0_BASE_IDX … #define mmBIOS_SCRATCH_1 … #define mmBIOS_SCRATCH_1_BASE_IDX … #define mmBIOS_SCRATCH_2 … #define mmBIOS_SCRATCH_2_BASE_IDX … #define mmBIOS_SCRATCH_3 … #define mmBIOS_SCRATCH_3_BASE_IDX … #define mmBIOS_SCRATCH_4 … #define mmBIOS_SCRATCH_4_BASE_IDX … #define mmBIOS_SCRATCH_5 … #define mmBIOS_SCRATCH_5_BASE_IDX … #define mmBIOS_SCRATCH_6 … #define mmBIOS_SCRATCH_6_BASE_IDX … #define mmBIOS_SCRATCH_7 … #define mmBIOS_SCRATCH_7_BASE_IDX … #define mmBIOS_SCRATCH_8 … #define mmBIOS_SCRATCH_8_BASE_IDX … #define mmBIOS_SCRATCH_9 … #define mmBIOS_SCRATCH_9_BASE_IDX … #define mmBIOS_SCRATCH_10 … #define mmBIOS_SCRATCH_10_BASE_IDX … #define mmBIOS_SCRATCH_11 … #define mmBIOS_SCRATCH_11_BASE_IDX … #define mmBIOS_SCRATCH_12 … #define mmBIOS_SCRATCH_12_BASE_IDX … #define mmBIOS_SCRATCH_13 … #define mmBIOS_SCRATCH_13_BASE_IDX … #define mmBIOS_SCRATCH_14 … #define mmBIOS_SCRATCH_14_BASE_IDX … #define mmBIOS_SCRATCH_15 … #define mmBIOS_SCRATCH_15_BASE_IDX … #define mmBIF_RLC_INTR_CNTL … #define mmBIF_RLC_INTR_CNTL_BASE_IDX … #define mmBIF_VCE_INTR_CNTL … #define mmBIF_VCE_INTR_CNTL_BASE_IDX … #define mmBIF_UVD_INTR_CNTL … #define mmBIF_UVD_INTR_CNTL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR0 … #define mmGFX_MMIOREG_CAM_ADDR0_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR0 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR1 … #define mmGFX_MMIOREG_CAM_ADDR1_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR1 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR2 … #define mmGFX_MMIOREG_CAM_ADDR2_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR2 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR3 … #define mmGFX_MMIOREG_CAM_ADDR3_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR3 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR4 … #define mmGFX_MMIOREG_CAM_ADDR4_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR4 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR5 … #define mmGFX_MMIOREG_CAM_ADDR5_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR5 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR6 … #define mmGFX_MMIOREG_CAM_ADDR6_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR6 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR7 … #define mmGFX_MMIOREG_CAM_ADDR7_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR7 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX … #define mmGFX_MMIOREG_CAM_CNTL … #define mmGFX_MMIOREG_CAM_CNTL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ZERO_CPL … #define mmGFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ONE_CPL … #define mmGFX_MMIOREG_CAM_ONE_CPL_BASE_IDX … #define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX … // addressBlock: nbio_nbif0_syshub_mmreg_ind_syshubdec // base address: 0x0 #define mmSYSHUB_INDEX … #define mmSYSHUB_INDEX_BASE_IDX … #define mmSYSHUB_DATA … #define mmSYSHUB_DATA_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 // base address: 0x0 #define mmRCC_DEV0_EPF0_STRAP0 … #define mmRCC_DEV0_EPF0_STRAP0_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 // base address: 0x0 #define mmEP_PCIE_SCRATCH … #define mmEP_PCIE_SCRATCH_BASE_IDX … #define mmEP_PCIE_CNTL … #define mmEP_PCIE_CNTL_BASE_IDX … #define mmEP_PCIE_INT_CNTL … #define mmEP_PCIE_INT_CNTL_BASE_IDX … #define mmEP_PCIE_INT_STATUS … #define mmEP_PCIE_INT_STATUS_BASE_IDX … #define mmEP_PCIE_RX_CNTL2 … #define mmEP_PCIE_RX_CNTL2_BASE_IDX … #define mmEP_PCIE_BUS_CNTL … #define mmEP_PCIE_BUS_CNTL_BASE_IDX … #define mmEP_PCIE_CFG_CNTL … #define mmEP_PCIE_CFG_CNTL_BASE_IDX … #define mmEP_PCIE_TX_LTR_CNTL … #define mmEP_PCIE_TX_LTR_CNTL_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define mmEP_PCIE_F0_DPA_CAP … #define mmEP_PCIE_F0_DPA_CAP_BASE_IDX … #define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR … #define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define mmEP_PCIE_F0_DPA_CNTL … #define mmEP_PCIE_F0_DPA_CNTL_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define mmEP_PCIE_PME_CONTROL … #define mmEP_PCIE_PME_CONTROL_BASE_IDX … #define mmEP_PCIEP_RESERVED … #define mmEP_PCIEP_RESERVED_BASE_IDX … #define mmEP_PCIE_TX_CNTL … #define mmEP_PCIE_TX_CNTL_BASE_IDX … #define mmEP_PCIE_TX_REQUESTER_ID … #define mmEP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define mmEP_PCIE_ERR_CNTL … #define mmEP_PCIE_ERR_CNTL_BASE_IDX … #define mmEP_PCIE_RX_CNTL … #define mmEP_PCIE_RX_CNTL_BASE_IDX … #define mmEP_PCIE_LC_SPEED_CNTL … #define mmEP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 // base address: 0x0 #define mmDN_PCIE_RESERVED … #define mmDN_PCIE_RESERVED_BASE_IDX … #define mmDN_PCIE_SCRATCH … #define mmDN_PCIE_SCRATCH_BASE_IDX … #define mmDN_PCIE_CNTL … #define mmDN_PCIE_CNTL_BASE_IDX … #define mmDN_PCIE_CONFIG_CNTL … #define mmDN_PCIE_CONFIG_CNTL_BASE_IDX … #define mmDN_PCIE_RX_CNTL2 … #define mmDN_PCIE_RX_CNTL2_BASE_IDX … #define mmDN_PCIE_BUS_CNTL … #define mmDN_PCIE_BUS_CNTL_BASE_IDX … #define mmDN_PCIE_CFG_CNTL … #define mmDN_PCIE_CFG_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 // base address: 0x0 #define mmPCIE_ERR_CNTL … #define mmPCIE_ERR_CNTL_BASE_IDX … #define mmPCIE_RX_CNTL … #define mmPCIE_RX_CNTL_BASE_IDX … #define mmPCIE_LC_SPEED_CNTL … #define mmPCIE_LC_SPEED_CNTL_BASE_IDX … #define mmPCIE_LC_CNTL2 … #define mmPCIE_LC_CNTL2_BASE_IDX … #define mmPCIEP_STRAP_MISC … #define mmPCIEP_STRAP_MISC_BASE_IDX … #define mmLTR_MSG_INFO_FROM_EP … #define mmLTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_ERR_LOG … #define mmRCC_ERR_LOG_BASE_IDX … #define mmRCC_DOORBELL_APER_EN … #define mmRCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_CONFIG_MEMSIZE … #define mmRCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_CONFIG_RESERVED … #define mmRCC_CONFIG_RESERVED_BASE_IDX … #ifndef mmRCC_IOV_FUNC_IDENTIFIER #define mmRCC_IOV_FUNC_IDENTIFIER … #define mmRCC_IOV_FUNC_IDENTIFIER_BASE_IDX … #endif // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 // base address: 0x0 #define mmRCC_ERR_INT_CNTL … #define mmRCC_ERR_INT_CNTL_BASE_IDX … #define mmRCC_BACO_CNTL_MISC … #define mmRCC_BACO_CNTL_MISC_BASE_IDX … #define mmRCC_RESET_EN … #define mmRCC_RESET_EN_BASE_IDX … #define mmRCC_VDM_SUPPORT … #define mmRCC_VDM_SUPPORT_BASE_IDX … #define mmRCC_PEER_REG_RANGE0 … #define mmRCC_PEER_REG_RANGE0_BASE_IDX … #define mmRCC_PEER_REG_RANGE1 … #define mmRCC_PEER_REG_RANGE1_BASE_IDX … #define mmRCC_BUS_CNTL … #define mmRCC_BUS_CNTL_BASE_IDX … #define mmRCC_CONFIG_CNTL … #define mmRCC_CONFIG_CNTL_BASE_IDX … #define mmRCC_CONFIG_F0_BASE … #define mmRCC_CONFIG_F0_BASE_BASE_IDX … #define mmRCC_CONFIG_APER_SIZE … #define mmRCC_CONFIG_APER_SIZE_BASE_IDX … #define mmRCC_CONFIG_REG_APER_SIZE … #define mmRCC_CONFIG_REG_APER_SIZE_BASE_IDX … #define mmRCC_XDMA_LO … #define mmRCC_XDMA_LO_BASE_IDX … #define mmRCC_XDMA_HI … #define mmRCC_XDMA_HI_BASE_IDX … #define mmRCC_FEATURES_CONTROL_MISC … #define mmRCC_FEATURES_CONTROL_MISC_BASE_IDX … #define mmRCC_BUSNUM_CNTL1 … #define mmRCC_BUSNUM_CNTL1_BASE_IDX … #define mmRCC_BUSNUM_LIST0 … #define mmRCC_BUSNUM_LIST0_BASE_IDX … #define mmRCC_BUSNUM_LIST1 … #define mmRCC_BUSNUM_LIST1_BASE_IDX … #define mmRCC_BUSNUM_CNTL2 … #define mmRCC_BUSNUM_CNTL2_BASE_IDX … #define mmRCC_CAPTURE_HOST_BUSNUM … #define mmRCC_CAPTURE_HOST_BUSNUM_BASE_IDX … #define mmRCC_HOST_BUSNUM … #define mmRCC_HOST_BUSNUM_BASE_IDX … #define mmRCC_PEER0_FB_OFFSET_HI … #define mmRCC_PEER0_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER0_FB_OFFSET_LO … #define mmRCC_PEER0_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER1_FB_OFFSET_HI … #define mmRCC_PEER1_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER1_FB_OFFSET_LO … #define mmRCC_PEER1_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER2_FB_OFFSET_HI … #define mmRCC_PEER2_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER2_FB_OFFSET_LO … #define mmRCC_PEER2_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER3_FB_OFFSET_HI … #define mmRCC_PEER3_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER3_FB_OFFSET_LO … #define mmRCC_PEER3_FB_OFFSET_LO_BASE_IDX … #define mmRCC_CMN_LINK_CNTL … #define mmRCC_CMN_LINK_CNTL_BASE_IDX … #define mmRCC_EP_REQUESTERID_RESTORE … #define mmRCC_EP_REQUESTERID_RESTORE_BASE_IDX … #define mmRCC_LTR_LSWITCH_CNTL … #define mmRCC_LTR_LSWITCH_CNTL_BASE_IDX … #define mmRCC_MH_ARB_CNTL … #define mmRCC_MH_ARB_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_BIFDEC1 // base address: 0x0 #define mmBIF_MM_INDACCESS_CNTL … #define mmBIF_MM_INDACCESS_CNTL_BASE_IDX … #define mmBUS_CNTL … #define mmBUS_CNTL_BASE_IDX … #define mmBIF_SCRATCH0 … #define mmBIF_SCRATCH0_BASE_IDX … #define mmBIF_SCRATCH1 … #define mmBIF_SCRATCH1_BASE_IDX … #define mmBX_RESET_EN … #define mmBX_RESET_EN_BASE_IDX … #define mmMM_CFGREGS_CNTL … #define mmMM_CFGREGS_CNTL_BASE_IDX … #define mmBX_RESET_CNTL … #define mmBX_RESET_CNTL_BASE_IDX … #define mmINTERRUPT_CNTL … #define mmINTERRUPT_CNTL_BASE_IDX … #define mmINTERRUPT_CNTL2 … #define mmINTERRUPT_CNTL2_BASE_IDX … #define mmCLKREQB_PAD_CNTL … #define mmCLKREQB_PAD_CNTL_BASE_IDX … #define mmBIF_FEATURES_CONTROL_MISC … #define mmBIF_FEATURES_CONTROL_MISC_BASE_IDX … #define mmBIF_DOORBELL_CNTL … #define mmBIF_DOORBELL_CNTL_BASE_IDX … #define mmBIF_DOORBELL_INT_CNTL … #define mmBIF_DOORBELL_INT_CNTL_BASE_IDX … #define mmBIF_FB_EN … #define mmBIF_FB_EN_BASE_IDX … #define mmBIF_BUSY_DELAY_CNTR … #define mmBIF_BUSY_DELAY_CNTR_BASE_IDX … #define mmBIF_MST_TRANS_PENDING_VF … #define mmBIF_MST_TRANS_PENDING_VF_BASE_IDX … #define mmBIF_SLV_TRANS_PENDING_VF … #define mmBIF_SLV_TRANS_PENDING_VF_BASE_IDX … #define mmBACO_CNTL … #define mmBACO_CNTL_BASE_IDX … #define mmBIF_BACO_EXIT_TIME0 … #define mmBIF_BACO_EXIT_TIME0_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER1 … #define mmBIF_BACO_EXIT_TIMER1_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER2 … #define mmBIF_BACO_EXIT_TIMER2_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER3 … #define mmBIF_BACO_EXIT_TIMER3_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER4 … #define mmBIF_BACO_EXIT_TIMER4_BASE_IDX … #define mmMEM_TYPE_CNTL … #define mmMEM_TYPE_CNTL_BASE_IDX … #define mmSMU_BIF_VDDGFX_PWR_STATUS … #define mmSMU_BIF_VDDGFX_PWR_STATUS_BASE_IDX … #define mmBIF_VDDGFX_GFX0_LOWER … #define mmBIF_VDDGFX_GFX0_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX0_UPPER … #define mmBIF_VDDGFX_GFX0_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX1_LOWER … #define mmBIF_VDDGFX_GFX1_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX1_UPPER … #define mmBIF_VDDGFX_GFX1_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX2_LOWER … #define mmBIF_VDDGFX_GFX2_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX2_UPPER … #define mmBIF_VDDGFX_GFX2_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX3_LOWER … #define mmBIF_VDDGFX_GFX3_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX3_UPPER … #define mmBIF_VDDGFX_GFX3_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX4_LOWER … #define mmBIF_VDDGFX_GFX4_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX4_UPPER … #define mmBIF_VDDGFX_GFX4_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX5_LOWER … #define mmBIF_VDDGFX_GFX5_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX5_UPPER … #define mmBIF_VDDGFX_GFX5_UPPER_BASE_IDX … #define mmBIF_VDDGFX_RSV1_LOWER … #define mmBIF_VDDGFX_RSV1_LOWER_BASE_IDX … #define mmBIF_VDDGFX_RSV1_UPPER … #define mmBIF_VDDGFX_RSV1_UPPER_BASE_IDX … #define mmBIF_VDDGFX_RSV2_LOWER … #define mmBIF_VDDGFX_RSV2_LOWER_BASE_IDX … #define mmBIF_VDDGFX_RSV2_UPPER … #define mmBIF_VDDGFX_RSV2_UPPER_BASE_IDX … #define mmBIF_VDDGFX_RSV3_LOWER … #define mmBIF_VDDGFX_RSV3_LOWER_BASE_IDX … #define mmBIF_VDDGFX_RSV3_UPPER … #define mmBIF_VDDGFX_RSV3_UPPER_BASE_IDX … #define mmBIF_VDDGFX_RSV4_LOWER … #define mmBIF_VDDGFX_RSV4_LOWER_BASE_IDX … #define mmBIF_VDDGFX_RSV4_UPPER … #define mmBIF_VDDGFX_RSV4_UPPER_BASE_IDX … #define mmBIF_VDDGFX_FB_CMP … #define mmBIF_VDDGFX_FB_CMP_BASE_IDX … #define mmBIF_DOORBELL_GBLAPER1_LOWER … #define mmBIF_DOORBELL_GBLAPER1_LOWER_BASE_IDX … #define mmBIF_DOORBELL_GBLAPER1_UPPER … #define mmBIF_DOORBELL_GBLAPER1_UPPER_BASE_IDX … #define mmBIF_DOORBELL_GBLAPER2_LOWER … #define mmBIF_DOORBELL_GBLAPER2_LOWER_BASE_IDX … #define mmBIF_DOORBELL_GBLAPER2_UPPER … #define mmBIF_DOORBELL_GBLAPER2_UPPER_BASE_IDX … #define mmREMAP_HDP_MEM_FLUSH_CNTL … #define mmREMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX … #define mmREMAP_HDP_REG_FLUSH_CNTL … #define mmREMAP_HDP_REG_FLUSH_CNTL_BASE_IDX … #define mmBIF_RB_CNTL … #define mmBIF_RB_CNTL_BASE_IDX … #define mmBIF_RB_BASE … #define mmBIF_RB_BASE_BASE_IDX … #define mmBIF_RB_RPTR … #define mmBIF_RB_RPTR_BASE_IDX … #define mmBIF_RB_WPTR … #define mmBIF_RB_WPTR_BASE_IDX … #define mmBIF_RB_WPTR_ADDR_HI … #define mmBIF_RB_WPTR_ADDR_HI_BASE_IDX … #define mmBIF_RB_WPTR_ADDR_LO … #define mmBIF_RB_WPTR_ADDR_LO_BASE_IDX … #define mmMAILBOX_INDEX … #define mmMAILBOX_INDEX_BASE_IDX … #define mmBIF_UVD_GPUIOV_CFG_SIZE … #define mmBIF_UVD_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_VCE_GPUIOV_CFG_SIZE … #define mmBIF_VCE_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_PERSTB_PAD_CNTL … #define mmBIF_PERSTB_PAD_CNTL_BASE_IDX … #define mmBIF_PX_EN_PAD_CNTL … #define mmBIF_PX_EN_PAD_CNTL_BASE_IDX … #define mmBIF_REFPADKIN_PAD_CNTL … #define mmBIF_REFPADKIN_PAD_CNTL_BASE_IDX … #define mmBIF_CLKREQB_PAD_CNTL … #define mmBIF_CLKREQB_PAD_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BME_STATUS … #define mmBIF_BME_STATUS_BASE_IDX … #define mmBIF_ATOMIC_ERR_LOG … #define mmBIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmDOORBELL_SELFRING_GPA_APER_CNTL … #define mmDOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmHDP_REG_COHERENCY_FLUSH_CNTL … #define mmHDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmHDP_MEM_COHERENCY_FLUSH_CNTL … #define mmHDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmGPU_HDP_FLUSH_REQ … #define mmGPU_HDP_FLUSH_REQ_BASE_IDX … #define mmGPU_HDP_FLUSH_DONE … #define mmGPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_TRANS_PENDING … #define mmBIF_TRANS_PENDING_BASE_IDX … #define mmMAILBOX_MSGBUF_TRN_DW0 … #define mmMAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmMAILBOX_MSGBUF_TRN_DW1 … #define mmMAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmMAILBOX_MSGBUF_TRN_DW2 … #define mmMAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmMAILBOX_MSGBUF_TRN_DW3 … #define mmMAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmMAILBOX_MSGBUF_RCV_DW0 … #define mmMAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmMAILBOX_MSGBUF_RCV_DW1 … #define mmMAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmMAILBOX_MSGBUF_RCV_DW2 … #define mmMAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmMAILBOX_MSGBUF_RCV_DW3 … #define mmMAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmMAILBOX_CONTROL … #define mmMAILBOX_CONTROL_BASE_IDX … #define mmMAILBOX_INT_CNTL … #define mmMAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_VMHV_MAILBOX … #define mmBIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_gdc_GDCDEC // base address: 0x0 #define mmNGDC_SDP_PORT_CTRL … #define mmNGDC_SDP_PORT_CTRL_BASE_IDX … #define mmSHUB_REGS_IF_CTL … #define mmSHUB_REGS_IF_CTL_BASE_IDX … #define mmNGDC_RESERVED_0 … #define mmNGDC_RESERVED_0_BASE_IDX … #define mmNGDC_RESERVED_1 … #define mmNGDC_RESERVED_1_BASE_IDX … #define mmNGDC_SDP_PORT_CTRL_SOCCLK … #define mmNGDC_SDP_PORT_CTRL_SOCCLK_BASE_IDX … #define mmBIF_SDMA0_DOORBELL_RANGE … #define mmBIF_SDMA0_DOORBELL_RANGE_BASE_IDX … #define mmBIF_SDMA1_DOORBELL_RANGE … #define mmBIF_SDMA1_DOORBELL_RANGE_BASE_IDX … #define mmBIF_IH_DOORBELL_RANGE … #define mmBIF_IH_DOORBELL_RANGE_BASE_IDX … #define mmBIF_MMSCH0_DOORBELL_RANGE … #define mmBIF_MMSCH0_DOORBELL_RANGE_BASE_IDX … #define mmATDMA_MISC_CNTL … #define mmATDMA_MISC_CNTL_BASE_IDX … #define mmBIF_DOORBELL_FENCE_CNTL … #define mmBIF_DOORBELL_FENCE_CNTL_BASE_IDX … #define mmS2A_MISC_CNTL … #define mmS2A_MISC_CNTL_BASE_IDX … #define mmGDC_PG_MISC_CNTL … #define mmGDC_PG_MISC_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC2 // base address: 0x0 #define mmGFXMSIX_VECT0_ADDR_LO … #define mmGFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmGFXMSIX_VECT0_ADDR_HI … #define mmGFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmGFXMSIX_VECT0_MSG_DATA … #define mmGFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmGFXMSIX_VECT0_CONTROL … #define mmGFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmGFXMSIX_VECT1_ADDR_LO … #define mmGFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmGFXMSIX_VECT1_ADDR_HI … #define mmGFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmGFXMSIX_VECT1_MSG_DATA … #define mmGFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmGFXMSIX_VECT1_CONTROL … #define mmGFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmGFXMSIX_VECT2_ADDR_LO … #define mmGFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmGFXMSIX_VECT2_ADDR_HI … #define mmGFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmGFXMSIX_VECT2_MSG_DATA … #define mmGFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmGFXMSIX_VECT2_CONTROL … #define mmGFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmGFXMSIX_PBA … #define mmGFXMSIX_PBA_BASE_IDX … // addressBlock: syshub_mmreg_ind_syshubind // base address: 0x0 #define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL_SOCCLK … #define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL2_SOCCLK … #define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK … #define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_SYSHUB_QOS_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW1_SYSHUB_QOS_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW2_SYSHUB_QOS_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL0_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL1_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL2_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL3_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL4_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL5_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW1_CL0_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW2_CL0_CNTL … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL0_CNTL … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL1_CNTL … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL2_CNTL … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL0_CNTL … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL1_CNTL … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL2_CNTL … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL3_CNTL … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL4_CNTL … #define ixSYSHUB_MMREG_IND_SYSHUB_CG_CNTL … #define ixSYSHUB_MMREG_IND_SYSHUB_TRANS_IDLE … #define ixSYSHUB_MMREG_IND_SYSHUB_HP_TIMER … #define ixSYSHUB_MMREG_IND_SYSHUB_MGCG_CTRL_SOCCLK … #define ixSYSHUB_MMREG_IND_SYSUB_CPF_DOORBELL_RS_RESET … #define ixSYSHUB_MMREG_IND_SYSHUB_SCRATCH … #define ixSYSHUB_MMREG_IND_SYSHUB_CL_MASK … #define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL_SHUBCLK … #define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL2_SHUBCLK … #define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK … #define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_SYSHUB_QOS_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_SYSHUB_QOS_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL0_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL1_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL2_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL3_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL4_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL0_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL1_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL2_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL3_CNTL … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL4_CNTL … #define ixSYSHUB_MMREG_IND_SYSHUB_MGCG_CTRL_SHUBCLK … #define ixSYSHUB_MMREG_IND_NIC400_0_ASIB_0_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_0_AMIB_0_FN_MOD_BM_ISS … #define ixSYSHUB_MMREG_IND_NIC400_0_AMIB_1_FN_MOD_BM_ISS … #define ixSYSHUB_MMREG_IND_NIC400_1_ASIB_0_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_0_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_1_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_2_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_0_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_1_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_2_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_3_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_4_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_2_AMIB_0_FN_MOD_BM_ISS … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_0_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_1_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_2_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_3_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_4_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_5_AMIB_0_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_4_ASIB_0_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_4_ASIB_1_FN_MOD … #define ixSYSHUB_MMREG_IND_NIC400_4_AMIB_0_FN_MOD … #endif
Codebase Browser
linux