/* * Copyright 2021 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included in * all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR * OTHER DEALINGS IN THE SOFTWARE. * */ #ifndef _nbio_4_3_0_OFFSET_HEADER #define _nbio_4_3_0_OFFSET_HEADER // addressBlock: nbio_nbif0_bif_bx_SYSDEC // base address: 0x0 #define regBIF_BX0_PCIE_INDEX … #define regBIF_BX0_PCIE_INDEX_BASE_IDX … #define regBIF_BX0_PCIE_DATA … #define regBIF_BX0_PCIE_DATA_BASE_IDX … #define regBIF_BX0_PCIE_INDEX2 … #define regBIF_BX0_PCIE_INDEX2_BASE_IDX … #define regBIF_BX0_PCIE_DATA2 … #define regBIF_BX0_PCIE_DATA2_BASE_IDX … #define regBIF_BX0_PCIE_INDEX_HI … #define regBIF_BX0_PCIE_INDEX_HI_BASE_IDX … #define regBIF_BX0_PCIE_INDEX2_HI … #define regBIF_BX0_PCIE_INDEX2_HI_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_0 … #define regBIF_BX0_SBIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_1 … #define regBIF_BX0_SBIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_2 … #define regBIF_BX0_SBIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_3 … #define regBIF_BX0_SBIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_0 … #define regBIF_BX0_BIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_1 … #define regBIF_BX0_BIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_2 … #define regBIF_BX0_BIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_3 … #define regBIF_BX0_BIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_4 … #define regBIF_BX0_BIOS_SCRATCH_4_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_5 … #define regBIF_BX0_BIOS_SCRATCH_5_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_6 … #define regBIF_BX0_BIOS_SCRATCH_6_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_7 … #define regBIF_BX0_BIOS_SCRATCH_7_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_8 … #define regBIF_BX0_BIOS_SCRATCH_8_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_9 … #define regBIF_BX0_BIOS_SCRATCH_9_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_10 … #define regBIF_BX0_BIOS_SCRATCH_10_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_11 … #define regBIF_BX0_BIOS_SCRATCH_11_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_12 … #define regBIF_BX0_BIOS_SCRATCH_12_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_13 … #define regBIF_BX0_BIOS_SCRATCH_13_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_14 … #define regBIF_BX0_BIOS_SCRATCH_14_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_15 … #define regBIF_BX0_BIOS_SCRATCH_15_BASE_IDX … #define regBIF_BX0_BIF_RLC_INTR_CNTL … #define regBIF_BX0_BIF_RLC_INTR_CNTL_BASE_IDX … #define regBIF_BX0_BIF_VCE_INTR_CNTL … #define regBIF_BX0_BIF_VCE_INTR_CNTL_BASE_IDX … #define regBIF_BX0_BIF_UVD_INTR_CNTL … #define regBIF_BX0_BIF_UVD_INTR_CNTL_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR0 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR0_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR1 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR1_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR4 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR4_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR5 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR5_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR6 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR6_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR7 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR7_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_CNTL … #define regBIF_BX0_GFX_MMIOREG_CAM_CNTL_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL … #define regBIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ONE_CPL … #define regBIF_BX0_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define regBIF_BX0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_0 … #define regBIF_BX0_DRIVER_SCRATCH_0_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_1 … #define regBIF_BX0_DRIVER_SCRATCH_1_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_2 … #define regBIF_BX0_DRIVER_SCRATCH_2_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_3 … #define regBIF_BX0_DRIVER_SCRATCH_3_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_4 … #define regBIF_BX0_DRIVER_SCRATCH_4_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_5 … #define regBIF_BX0_DRIVER_SCRATCH_5_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_6 … #define regBIF_BX0_DRIVER_SCRATCH_6_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_7 … #define regBIF_BX0_DRIVER_SCRATCH_7_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_8 … #define regBIF_BX0_DRIVER_SCRATCH_8_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_9 … #define regBIF_BX0_DRIVER_SCRATCH_9_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_10 … #define regBIF_BX0_DRIVER_SCRATCH_10_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_11 … #define regBIF_BX0_DRIVER_SCRATCH_11_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_12 … #define regBIF_BX0_DRIVER_SCRATCH_12_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_13 … #define regBIF_BX0_DRIVER_SCRATCH_13_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_14 … #define regBIF_BX0_DRIVER_SCRATCH_14_BASE_IDX … #define regBIF_BX0_DRIVER_SCRATCH_15 … #define regBIF_BX0_DRIVER_SCRATCH_15_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_0 … #define regBIF_BX0_FW_SCRATCH_0_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_1 … #define regBIF_BX0_FW_SCRATCH_1_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_2 … #define regBIF_BX0_FW_SCRATCH_2_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_3 … #define regBIF_BX0_FW_SCRATCH_3_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_4 … #define regBIF_BX0_FW_SCRATCH_4_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_5 … #define regBIF_BX0_FW_SCRATCH_5_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_6 … #define regBIF_BX0_FW_SCRATCH_6_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_7 … #define regBIF_BX0_FW_SCRATCH_7_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_8 … #define regBIF_BX0_FW_SCRATCH_8_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_9 … #define regBIF_BX0_FW_SCRATCH_9_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_10 … #define regBIF_BX0_FW_SCRATCH_10_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_11 … #define regBIF_BX0_FW_SCRATCH_11_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_12 … #define regBIF_BX0_FW_SCRATCH_12_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_13 … #define regBIF_BX0_FW_SCRATCH_13_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_14 … #define regBIF_BX0_FW_SCRATCH_14_BASE_IDX … #define regBIF_BX0_FW_SCRATCH_15 … #define regBIF_BX0_FW_SCRATCH_15_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_4 … #define regBIF_BX0_SBIOS_SCRATCH_4_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_5 … #define regBIF_BX0_SBIOS_SCRATCH_5_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_6 … #define regBIF_BX0_SBIOS_SCRATCH_6_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_7 … #define regBIF_BX0_SBIOS_SCRATCH_7_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_8 … #define regBIF_BX0_SBIOS_SCRATCH_8_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_9 … #define regBIF_BX0_SBIOS_SCRATCH_9_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_10 … #define regBIF_BX0_SBIOS_SCRATCH_10_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_11 … #define regBIF_BX0_SBIOS_SCRATCH_11_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_12 … #define regBIF_BX0_SBIOS_SCRATCH_12_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_13 … #define regBIF_BX0_SBIOS_SCRATCH_13_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_14 … #define regBIF_BX0_SBIOS_SCRATCH_14_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_15 … #define regBIF_BX0_SBIOS_SCRATCH_15_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 // base address: 0x0 #define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED … #define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_CNTL … #define regRCC_DWN_DEV0_0_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_F0 … #define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_F0_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC … #define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2 … #define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 // base address: 0x0 #define regRCC_DWNP_DEV0_0_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV0_0_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_0_PCIE_RX_CNTL … #define regRCC_DWNP_DEV0_0_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_0_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV0_0_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV0_0_PCIEP_STRAP_MISC … #define regRCC_DWNP_DEV0_0_PCIEP_STRAP_MISC_BASE_IDX … #define regRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 // base address: 0x0 #define regRCC_EP_DEV0_0_EP_PCIE_SCRATCH … #define regRCC_EP_DEV0_0_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV0_0_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC … #define regRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2 … #define regRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED … #define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_PF0_MM_INDEX … #define regBIF_BX_PF0_MM_INDEX_BASE_IDX … #define regBIF_BX_PF0_MM_DATA … #define regBIF_BX_PF0_MM_DATA_BASE_IDX … #define regBIF_BX_PF0_MM_INDEX_HI … #define regBIF_BX_PF0_MM_INDEX_HI_BASE_IDX … #define regBIF_BX_PF0_RSMU_INDEX … #define regBIF_BX_PF0_RSMU_INDEX_BASE_IDX … #define regBIF_BX_PF0_RSMU_DATA … #define regBIF_BX_PF0_RSMU_DATA_BASE_IDX … #define regBIF_BX_PF0_RSMU_INDEX_HI … #define regBIF_BX_PF0_RSMU_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 // base address: 0x0 #define regBIF_BX0_CC_BIF_BX_STRAP0 … #define regBIF_BX0_CC_BIF_BX_STRAP0_BASE_IDX … #define regBIF_BX0_CC_BIF_BX_PINSTRAP0 … #define regBIF_BX0_CC_BIF_BX_PINSTRAP0_BASE_IDX … #define regBIF_BX0_BIF_MM_INDACCESS_CNTL … #define regBIF_BX0_BIF_MM_INDACCESS_CNTL_BASE_IDX … #define regBIF_BX0_BUS_CNTL … #define regBIF_BX0_BUS_CNTL_BASE_IDX … #define regBIF_BX0_BIF_SCRATCH0 … #define regBIF_BX0_BIF_SCRATCH0_BASE_IDX … #define regBIF_BX0_BIF_SCRATCH1 … #define regBIF_BX0_BIF_SCRATCH1_BASE_IDX … #define regBIF_BX0_BX_RESET_EN … #define regBIF_BX0_BX_RESET_EN_BASE_IDX … #define regBIF_BX0_MM_CFGREGS_CNTL … #define regBIF_BX0_MM_CFGREGS_CNTL_BASE_IDX … #define regBIF_BX0_BX_RESET_CNTL … #define regBIF_BX0_BX_RESET_CNTL_BASE_IDX … #define regBIF_BX0_INTERRUPT_CNTL … #define regBIF_BX0_INTERRUPT_CNTL_BASE_IDX … #define regBIF_BX0_INTERRUPT_CNTL2 … #define regBIF_BX0_INTERRUPT_CNTL2_BASE_IDX … #define regBIF_BX0_CLKREQB_PAD_CNTL … #define regBIF_BX0_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX0_BIF_FEATURES_CONTROL_MISC … #define regBIF_BX0_BIF_FEATURES_CONTROL_MISC_BASE_IDX … #define regBIF_BX0_HDP_ATOMIC_CONTROL_MISC … #define regBIF_BX0_HDP_ATOMIC_CONTROL_MISC_BASE_IDX … #define regBIF_BX0_BIF_DOORBELL_CNTL … #define regBIF_BX0_BIF_DOORBELL_CNTL_BASE_IDX … #define regBIF_BX0_BIF_DOORBELL_INT_CNTL … #define regBIF_BX0_BIF_DOORBELL_INT_CNTL_BASE_IDX … #define regBIF_BX0_BIF_FB_EN … #define regBIF_BX0_BIF_FB_EN_BASE_IDX … #define regBIF_BX0_BIF_INTR_CNTL … #define regBIF_BX0_BIF_INTR_CNTL_BASE_IDX … #define regBIF_BX0_BIF_MST_TRANS_PENDING_VF … #define regBIF_BX0_BIF_MST_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF … #define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX0_MEM_TYPE_CNTL … #define regBIF_BX0_MEM_TYPE_CNTL_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_0 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_0_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_1 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_1_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_2 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_2_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_3 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_3_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_4 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_4_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_5 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_5_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_6 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_6_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_7 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_7_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_8 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_8_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_9 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_9_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_10 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_10_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_11 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_11_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_12 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_12_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_13 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_13_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_14 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_14_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_15 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_15_BASE_IDX … #define regBIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL … #define regBIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX … #define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL … #define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX … #define regBIF_BX0_BIF_RB_CNTL … #define regBIF_BX0_BIF_RB_CNTL_BASE_IDX … #define regBIF_BX0_BIF_RB_BASE … #define regBIF_BX0_BIF_RB_BASE_BASE_IDX … #define regBIF_BX0_BIF_RB_RPTR … #define regBIF_BX0_BIF_RB_RPTR_BASE_IDX … #define regBIF_BX0_BIF_RB_WPTR … #define regBIF_BX0_BIF_RB_WPTR_BASE_IDX … #define regBIF_BX0_BIF_RB_WPTR_ADDR_HI … #define regBIF_BX0_BIF_RB_WPTR_ADDR_HI_BASE_IDX … #define regBIF_BX0_BIF_RB_WPTR_ADDR_LO … #define regBIF_BX0_BIF_RB_WPTR_ADDR_LO_BASE_IDX … #define regBIF_BX0_BIF_MP1_INTR_CTRL … #define regBIF_BX0_BIF_MP1_INTR_CTRL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 // base address: 0x0 #define regRCC_DEV0_0_RCC_ERR_INT_CNTL … #define regRCC_DEV0_0_RCC_ERR_INT_CNTL_BASE_IDX … #define regRCC_DEV0_0_RCC_BACO_CNTL_MISC … #define regRCC_DEV0_0_RCC_BACO_CNTL_MISC_BASE_IDX … #define regRCC_DEV0_0_RCC_RESET_EN … #define regRCC_DEV0_0_RCC_RESET_EN_BASE_IDX … #define regRCC_DEV0_0_RCC_VDM_SUPPORT … #define regRCC_DEV0_0_RCC_VDM_SUPPORT_BASE_IDX … #define regRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0 … #define regRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0_BASE_IDX … #define regRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1 … #define regRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1_BASE_IDX … #define regRCC_DEV0_0_RCC_GPUIOV_REGION … #define regRCC_DEV0_0_RCC_GPUIOV_REGION_BASE_IDX … #define regRCC_DEV0_0_RCC_GPU_HOSTVM_EN … #define regRCC_DEV0_0_RCC_GPU_HOSTVM_EN_BASE_IDX … #define regRCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL … #define regRCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL_BASE_IDX … #define regRCC_DEV0_0_RCC_CONSOLE_IOV_FIRST_VF_OFFSET … #define regRCC_DEV0_0_RCC_CONSOLE_IOV_FIRST_VF_OFFSET_BASE_IDX … #define regRCC_DEV0_0_RCC_CONSOLE_IOV_VF_STRIDE … #define regRCC_DEV0_0_RCC_CONSOLE_IOV_VF_STRIDE_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER_REG_RANGE0 … #define regRCC_DEV0_0_RCC_PEER_REG_RANGE0_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER_REG_RANGE1 … #define regRCC_DEV0_0_RCC_PEER_REG_RANGE1_BASE_IDX … #define regRCC_DEV0_0_RCC_BUS_CNTL … #define regRCC_DEV0_0_RCC_BUS_CNTL_BASE_IDX … #define regRCC_DEV0_0_RCC_CONFIG_CNTL … #define regRCC_DEV0_0_RCC_CONFIG_CNTL_BASE_IDX … #define regRCC_DEV0_0_RCC_CONFIG_F0_BASE … #define regRCC_DEV0_0_RCC_CONFIG_F0_BASE_BASE_IDX … #define regRCC_DEV0_0_RCC_CONFIG_APER_SIZE … #define regRCC_DEV0_0_RCC_CONFIG_APER_SIZE_BASE_IDX … #define regRCC_DEV0_0_RCC_CONFIG_REG_APER_SIZE … #define regRCC_DEV0_0_RCC_CONFIG_REG_APER_SIZE_BASE_IDX … #define regRCC_DEV0_0_RCC_XDMA_LO … #define regRCC_DEV0_0_RCC_XDMA_LO_BASE_IDX … #define regRCC_DEV0_0_RCC_XDMA_HI … #define regRCC_DEV0_0_RCC_XDMA_HI_BASE_IDX … #define regRCC_DEV0_0_RCC_FEATURES_CONTROL_MISC … #define regRCC_DEV0_0_RCC_FEATURES_CONTROL_MISC_BASE_IDX … #define regRCC_DEV0_0_RCC_BUSNUM_CNTL1 … #define regRCC_DEV0_0_RCC_BUSNUM_CNTL1_BASE_IDX … #define regRCC_DEV0_0_RCC_BUSNUM_LIST0 … #define regRCC_DEV0_0_RCC_BUSNUM_LIST0_BASE_IDX … #define regRCC_DEV0_0_RCC_BUSNUM_LIST1 … #define regRCC_DEV0_0_RCC_BUSNUM_LIST1_BASE_IDX … #define regRCC_DEV0_0_RCC_BUSNUM_CNTL2 … #define regRCC_DEV0_0_RCC_BUSNUM_CNTL2_BASE_IDX … #define regRCC_DEV0_0_RCC_CAPTURE_HOST_BUSNUM … #define regRCC_DEV0_0_RCC_CAPTURE_HOST_BUSNUM_BASE_IDX … #define regRCC_DEV0_0_RCC_HOST_BUSNUM … #define regRCC_DEV0_0_RCC_HOST_BUSNUM_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER0_FB_OFFSET_HI … #define regRCC_DEV0_0_RCC_PEER0_FB_OFFSET_HI_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER0_FB_OFFSET_LO … #define regRCC_DEV0_0_RCC_PEER0_FB_OFFSET_LO_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER1_FB_OFFSET_HI … #define regRCC_DEV0_0_RCC_PEER1_FB_OFFSET_HI_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER1_FB_OFFSET_LO … #define regRCC_DEV0_0_RCC_PEER1_FB_OFFSET_LO_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER2_FB_OFFSET_HI … #define regRCC_DEV0_0_RCC_PEER2_FB_OFFSET_HI_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO … #define regRCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER3_FB_OFFSET_HI … #define regRCC_DEV0_0_RCC_PEER3_FB_OFFSET_HI_BASE_IDX … #define regRCC_DEV0_0_RCC_PEER3_FB_OFFSET_LO … #define regRCC_DEV0_0_RCC_PEER3_FB_OFFSET_LO_BASE_IDX … #define regRCC_DEV0_0_RCC_DEVFUNCNUM_LIST0 … #define regRCC_DEV0_0_RCC_DEVFUNCNUM_LIST0_BASE_IDX … #define regRCC_DEV0_0_RCC_DEVFUNCNUM_LIST1 … #define regRCC_DEV0_0_RCC_DEVFUNCNUM_LIST1_BASE_IDX … #define regRCC_DEV0_0_RCC_DEV0_LINK_CNTL … #define regRCC_DEV0_0_RCC_DEV0_LINK_CNTL_BASE_IDX … #define regRCC_DEV0_0_RCC_CMN_LINK_CNTL … #define regRCC_DEV0_0_RCC_CMN_LINK_CNTL_BASE_IDX … #define regRCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE … #define regRCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE_BASE_IDX … #define regRCC_DEV0_0_RCC_LTR_LSWITCH_CNTL … #define regRCC_DEV0_0_RCC_LTR_LSWITCH_CNTL_BASE_IDX … #define regRCC_DEV0_0_RCC_MH_ARB_CNTL … #define regRCC_DEV0_0_RCC_MH_ARB_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 // base address: 0x0 #define regRCC_STRAP0_RCC_BIF_STRAP0 … #define regRCC_STRAP0_RCC_BIF_STRAP0_BASE_IDX … #define regRCC_STRAP0_RCC_BIF_STRAP1 … #define regRCC_STRAP0_RCC_BIF_STRAP1_BASE_IDX … #define regRCC_STRAP0_RCC_BIF_STRAP2 … #define regRCC_STRAP0_RCC_BIF_STRAP2_BASE_IDX … #define regRCC_STRAP0_RCC_BIF_STRAP3 … #define regRCC_STRAP0_RCC_BIF_STRAP3_BASE_IDX … #define regRCC_STRAP0_RCC_BIF_STRAP4 … #define regRCC_STRAP0_RCC_BIF_STRAP4_BASE_IDX … #define regRCC_STRAP0_RCC_BIF_STRAP5 … #define regRCC_STRAP0_RCC_BIF_STRAP5_BASE_IDX … #define regRCC_STRAP0_RCC_BIF_STRAP6 … #define regRCC_STRAP0_RCC_BIF_STRAP6_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP0 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP0_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP1 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP1_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP10 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP10_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP11 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP11_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP12 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP12_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP13 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP13_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP14 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP14_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP2 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP2_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP3 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP3_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP4 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP4_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP5 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP5_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP6 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP6_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP7 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP7_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP8 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP8_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP9 … #define regRCC_STRAP0_RCC_DEV0_PORT_STRAP9_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP1 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP1_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP13 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP13_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP14 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP14_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP15 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP15_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP16 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP16_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP17 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP17_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP18 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP18_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP2 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP2_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP26 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP26_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP3 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP3_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP4 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP4_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP5 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP5_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP8 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP8_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP9 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP9_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP0 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP0_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP2 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP2_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP20 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP20_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP21 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP21_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP22 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP22_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP23 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP23_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP24 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP24_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP25 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP25_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP3 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP3_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP4 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP4_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP5 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP5_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP6 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP6_BASE_IDX … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP7 … #define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP7_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_PF0_BIF_BME_STATUS … #define regBIF_BX_PF0_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_PF0_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_PF0_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ … #define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE … #define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_PF0_BIF_TRANS_PENDING … #define regBIF_BX_PF0_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] // base address: 0x3480 #define regRCC_DEV0_EPF0_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_gdc_GDCDEC // base address: 0x0 #define regGDC0_SHUB_REGS_IF_CTL … #define regGDC0_SHUB_REGS_IF_CTL_BASE_IDX … #define regGDC0_NBIF_GFX_DOORBELL_STATUS … #define regGDC0_NBIF_GFX_DOORBELL_STATUS_BASE_IDX … #define regGDC0_ATDMA_MISC_CNTL … #define regGDC0_ATDMA_MISC_CNTL_BASE_IDX … #define regGDC0_S2A_MISC_CNTL … #define regGDC0_S2A_MISC_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF0_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF0_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF0_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF0_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF0_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF0_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF1_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF1_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF1_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF1_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF1_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF1_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF1_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF1_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF1_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF1_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF1_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF1_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF1_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF1_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF2_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF2_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF2_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF2_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF2_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF2_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF2_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF2_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF2_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF3_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF3_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF3_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF3_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF3_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF3_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF4_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF4_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF4_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF4_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF4_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF4_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF4_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF4_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF4_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF4_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF4_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF4_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF4_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF4_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF4_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF4_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF5_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF5_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF5_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF5_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF5_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF5_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF5_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF5_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF5_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF5_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF5_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF6_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF6_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF6_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF6_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF6_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF6_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF6_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF6_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF6_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF6_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF6_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF6_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF6_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF6_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF7_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF7_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF7_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF7_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF7_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF7_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF7_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF7_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF7_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF7_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF7_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF7_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF7_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF7_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF7_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF7_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF7_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF7_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF8_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF8_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF8_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF8_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF8_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF8_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF8_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF8_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF8_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF8_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF8_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF8_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF8_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF8_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF8_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF8_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF8_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF9_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF9_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF9_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF9_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF9_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF9_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF9_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF9_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF9_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF9_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF9_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF9_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF9_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF9_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF9_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF9_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF10_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF10_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF10_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF10_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF10_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF10_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF10_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF10_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF10_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF10_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF11_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF11_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF11_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF11_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF11_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF11_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF11_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF11_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF11_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF11_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF11_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF11_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF11_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF11_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF11_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF11_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF11_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF11_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF12_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF12_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF12_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF12_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF12_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF12_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF12_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF12_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF12_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF12_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF12_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF12_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF12_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF12_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF12_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF12_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF12_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF12_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF13_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF13_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF13_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF13_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF13_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF13_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF13_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF13_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF13_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF13_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF13_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF13_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF13_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF13_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF13_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF13_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF13_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF13_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF13_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF13_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF14_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF14_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF14_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF14_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF14_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF14_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF14_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF14_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF14_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF14_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF14_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF14_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF14_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF14_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF14_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF14_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF14_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF14_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF14_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF14_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_BIFPFVFDEC1 // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF15_BIF_BME_STATUS … #define regBIF_BX_DEV0_EPF0_VF15_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ … #define regBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE … #define regBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING … #define regBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_DEV0_EPF0_VF15_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_CONTROL … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_INT_CNTL … #define regBIF_BX_DEV0_EPF0_VF15_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_BIF_VMHV_MAILBOX … #define regBIF_BX_DEV0_EPF0_VF15_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_SYSPFVFDEC // base address: 0x0 #define regBIF_BX_DEV0_EPF0_VF15_MM_INDEX … #define regBIF_BX_DEV0_EPF0_VF15_MM_INDEX_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MM_DATA … #define regBIF_BX_DEV0_EPF0_VF15_MM_DATA_BASE_IDX … #define regBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI … #define regBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_VF15_RCC_ERR_LOG … #define regRCC_DEV0_EPF0_VF15_RCC_ERR_LOG_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_VF15_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_VF15_RCC_CONFIG_MEMSIZE_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_RCC_CONFIG_RESERVED … #define regRCC_DEV0_EPF0_VF15_RCC_CONFIG_RESERVED_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_RCC_IOV_FUNC_IDENTIFIER … #define regRCC_DEV0_EPF0_VF15_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFDEC2 // base address: 0x0 #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_LO … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_HI … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_MSG_DATA … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_CONTROL … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_LO … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_HI … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_MSG_DATA … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_CONTROL … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_LO … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_HI … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_MSG_DATA … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_CONTROL … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_LO … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_LO_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_HI … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_HI_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_MSG_DATA … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_MSG_DATA_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_CONTROL … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_CONTROL_BASE_IDX … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_PBA … #define regRCC_DEV0_EPF0_VF15_GFXMSIX_PBA_BASE_IDX … // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp // base address: 0xfffe00000000 #define cfgPSWUSCFG0_0_VENDOR_ID … #define cfgPSWUSCFG0_0_DEVICE_ID … #define cfgPSWUSCFG0_0_COMMAND … #define cfgPSWUSCFG0_0_STATUS … #define cfgPSWUSCFG0_0_REVISION_ID … #define cfgPSWUSCFG0_0_PROG_INTERFACE … #define cfgPSWUSCFG0_0_SUB_CLASS … #define cfgPSWUSCFG0_0_BASE_CLASS … #define cfgPSWUSCFG0_0_CACHE_LINE … #define cfgPSWUSCFG0_0_LATENCY … #define cfgPSWUSCFG0_0_HEADER … #define cfgPSWUSCFG0_0_BIST … #define cfgPSWUSCFG0_0_SUB_BUS_NUMBER_LATENCY … #define cfgPSWUSCFG0_0_IO_BASE_LIMIT … #define cfgPSWUSCFG0_0_SECONDARY_STATUS … #define cfgPSWUSCFG0_0_MEM_BASE_LIMIT … #define cfgPSWUSCFG0_0_PREF_BASE_LIMIT … #define cfgPSWUSCFG0_0_PREF_BASE_UPPER … #define cfgPSWUSCFG0_0_PREF_LIMIT_UPPER … #define cfgPSWUSCFG0_0_IO_BASE_LIMIT_HI … #define cfgPSWUSCFG0_0_CAP_PTR … #define cfgPSWUSCFG0_0_ROM_BASE_ADDR … #define cfgPSWUSCFG0_0_INTERRUPT_LINE … #define cfgPSWUSCFG0_0_INTERRUPT_PIN … #define cfgPSWUSCFG0_0_VENDOR_CAP_LIST … #define cfgPSWUSCFG0_0_ADAPTER_ID_W … #define cfgPSWUSCFG0_0_PMI_CAP_LIST … #define cfgPSWUSCFG0_0_PMI_CAP … #define cfgPSWUSCFG0_0_PMI_STATUS_CNTL … #define cfgPSWUSCFG0_0_PCIE_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_CAP … #define cfgPSWUSCFG0_0_DEVICE_CAP … #define cfgPSWUSCFG0_0_DEVICE_CNTL … #define cfgPSWUSCFG0_0_DEVICE_STATUS … #define cfgPSWUSCFG0_0_LINK_CAP … #define cfgPSWUSCFG0_0_LINK_CNTL … #define cfgPSWUSCFG0_0_LINK_STATUS … #define cfgPSWUSCFG0_0_DEVICE_CAP2 … #define cfgPSWUSCFG0_0_DEVICE_CNTL2 … #define cfgPSWUSCFG0_0_DEVICE_STATUS2 … #define cfgPSWUSCFG0_0_LINK_CAP2 … #define cfgPSWUSCFG0_0_LINK_CNTL2 … #define cfgPSWUSCFG0_0_LINK_STATUS2 … #define cfgPSWUSCFG0_0_MSI_CAP_LIST … #define cfgPSWUSCFG0_0_MSI_MSG_CNTL … #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_LO … #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_HI … #define cfgPSWUSCFG0_0_MSI_MSG_DATA … #define cfgPSWUSCFG0_0_MSI_MSG_DATA_64 … #define cfgPSWUSCFG0_0_SSID_CAP_LIST … #define cfgPSWUSCFG0_0_SSID_CAP … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC1 … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC2 … #define cfgPSWUSCFG0_0_PCIE_VC_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CAP_REG1 … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CAP_REG2 … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CNTL … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_STATUS … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_CAP … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_CNTL … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_STATUS … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_CAP … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_CNTL … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_STATUS … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgPSWUSCFG0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_STATUS … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_MASK … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgPSWUSCFG0_0_PCIE_CORR_ERR_STATUS … #define cfgPSWUSCFG0_0_PCIE_CORR_ERR_MASK … #define cfgPSWUSCFG0_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG0 … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG1 … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG2 … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG3 … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG0 … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG1 … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG2 … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG3 … #define cfgPSWUSCFG0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_LINK_CNTL3 … #define cfgPSWUSCFG0_0_PCIE_LANE_ERROR_STATUS … #define cfgPSWUSCFG0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_0_PCIE_ACS_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_ACS_CAP … #define cfgPSWUSCFG0_0_PCIE_ACS_CNTL … #define cfgPSWUSCFG0_0_PCIE_MC_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_MC_CAP … #define cfgPSWUSCFG0_0_PCIE_MC_CNTL … #define cfgPSWUSCFG0_0_PCIE_MC_ADDR0 … #define cfgPSWUSCFG0_0_PCIE_MC_ADDR1 … #define cfgPSWUSCFG0_0_PCIE_MC_RCV0 … #define cfgPSWUSCFG0_0_PCIE_MC_RCV1 … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_ALL0 … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_ALL1 … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgPSWUSCFG0_0_PCIE_LTR_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_LTR_CAP … #define cfgPSWUSCFG0_0_PCIE_ARI_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_PCIE_ARI_CAP … #define cfgPSWUSCFG0_0_PCIE_ARI_CNTL … #define cfgPSWUSCFG0_0_PCIE_DLF_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_DATA_LINK_FEATURE_CAP … #define cfgPSWUSCFG0_0_DATA_LINK_FEATURE_STATUS … #define cfgPSWUSCFG0_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_LINK_CAP_16GT … #define cfgPSWUSCFG0_0_LINK_CNTL_16GT … #define cfgPSWUSCFG0_0_LINK_STATUS_16GT … #define cfgPSWUSCFG0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_0_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_0_PCIE_MARGINING_ENH_CAP_LIST … #define cfgPSWUSCFG0_0_MARGINING_PORT_CAP … #define cfgPSWUSCFG0_0_MARGINING_PORT_STATUS … #define cfgPSWUSCFG0_0_LANE_0_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_0_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_1_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_1_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_2_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_2_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_3_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_3_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_4_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_4_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_5_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_5_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_6_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_6_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_7_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_7_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_8_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_8_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_9_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_9_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_10_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_10_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_11_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_11_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_12_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_12_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_13_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_13_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_14_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_14_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LANE_15_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_0_LANE_15_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_0_LINK_CAP_32GT … #define cfgPSWUSCFG0_0_LINK_CNTL_32GT … #define cfgPSWUSCFG0_0_LINK_STATUS_32GT … // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp // base address: 0xfffe10100000 #define cfgBIF_CFG_DEV0_RC0_VENDOR_ID … #define cfgBIF_CFG_DEV0_RC0_DEVICE_ID … #define cfgBIF_CFG_DEV0_RC0_COMMAND … #define cfgBIF_CFG_DEV0_RC0_STATUS … #define cfgBIF_CFG_DEV0_RC0_REVISION_ID … #define cfgBIF_CFG_DEV0_RC0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_RC0_SUB_CLASS … #define cfgBIF_CFG_DEV0_RC0_BASE_CLASS … #define cfgBIF_CFG_DEV0_RC0_CACHE_LINE … #define cfgBIF_CFG_DEV0_RC0_LATENCY … #define cfgBIF_CFG_DEV0_RC0_HEADER … #define cfgBIF_CFG_DEV0_RC0_BIST … #define cfgBIF_CFG_DEV0_RC0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_RC0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY … #define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC0_SECONDARY_STATUS … #define cfgBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC0_PREF_BASE_UPPER … #define cfgBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER … #define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI … #define cfgBIF_CFG_DEV0_RC0_CAP_PTR … #define cfgBIF_CFG_DEV0_RC0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_RC0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_RC0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_RC0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PMI_CAP … #define cfgBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_CAP … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LINK_CAP … #define cfgBIF_CFG_DEV0_RC0_LINK_CNTL … #define cfgBIF_CFG_DEV0_RC0_LINK_STATUS … #define cfgBIF_CFG_DEV0_RC0_SLOT_CAP … #define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL … #define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_RC0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_RC0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_RC0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_RC0_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_RC0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_RC0_SSID_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_SSID_CAP … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_RC0_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC0_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC0_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_RC0_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC0_LINK_CAP_32GT … #define cfgBIF_CFG_DEV0_RC0_LINK_CNTL_32GT … #define cfgBIF_CFG_DEV0_RC0_LINK_STATUS_32GT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp // base address: 0xfffe10200000 #define cfgBIF_CFG_DEV0_EPF0_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP_32GT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL_32GT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS_32GT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp // base address: 0xfffe10201000 #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF1_0_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF1_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF1_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF1_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_0_HEADER … #define cfgBIF_CFG_DEV0_EPF1_0_BIST … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF1_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF1_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF1_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF1_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp // base address: 0xfffe10202000 #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF2_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF2_0_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF2_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF2_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF2_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_0_HEADER … #define cfgBIF_CFG_DEV0_EPF2_0_BIST … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF2_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF2_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF2_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF2_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_SBRN … #define cfgBIF_CFG_DEV0_EPF2_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp // base address: 0xfffe10203000 #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF3_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF3_0_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF3_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF3_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF3_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_0_HEADER … #define cfgBIF_CFG_DEV0_EPF3_0_BIST … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF3_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF3_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF3_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF3_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_SBRN … #define cfgBIF_CFG_DEV0_EPF3_0_FLADJ … #define cfgBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_bx_SYSDEC // base address: 0x30200000 #define cfgPCIE_INDEX … #define cfgPCIE_DATA … #define cfgPCIE_INDEX2 … #define cfgPCIE_DATA2 … #define cfgPCIE_INDEX_HI … #define cfgPCIE_INDEX2_HI … #define cfgSBIOS_SCRATCH_0 … #define cfgSBIOS_SCRATCH_1 … #define cfgSBIOS_SCRATCH_2 … #define cfgSBIOS_SCRATCH_3 … #define cfgBIOS_SCRATCH_0 … #define cfgBIOS_SCRATCH_1 … #define cfgBIOS_SCRATCH_2 … #define cfgBIOS_SCRATCH_3 … #define cfgBIOS_SCRATCH_4 … #define cfgBIOS_SCRATCH_5 … #define cfgBIOS_SCRATCH_6 … #define cfgBIOS_SCRATCH_7 … #define cfgBIOS_SCRATCH_8 … #define cfgBIOS_SCRATCH_9 … #define cfgBIOS_SCRATCH_10 … #define cfgBIOS_SCRATCH_11 … #define cfgBIOS_SCRATCH_12 … #define cfgBIOS_SCRATCH_13 … #define cfgBIOS_SCRATCH_14 … #define cfgBIOS_SCRATCH_15 … #define cfgBIF_RLC_INTR_CNTL … #define cfgBIF_VCE_INTR_CNTL … #define cfgBIF_UVD_INTR_CNTL … #define cfgGFX_MMIOREG_CAM_ADDR0 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR0 … #define cfgGFX_MMIOREG_CAM_ADDR1 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR1 … #define cfgGFX_MMIOREG_CAM_ADDR2 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR2 … #define cfgGFX_MMIOREG_CAM_ADDR3 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR3 … #define cfgGFX_MMIOREG_CAM_ADDR4 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR4 … #define cfgGFX_MMIOREG_CAM_ADDR5 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR5 … #define cfgGFX_MMIOREG_CAM_ADDR6 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR6 … #define cfgGFX_MMIOREG_CAM_ADDR7 … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR7 … #define cfgGFX_MMIOREG_CAM_CNTL … #define cfgGFX_MMIOREG_CAM_ZERO_CPL … #define cfgGFX_MMIOREG_CAM_ONE_CPL … #define cfgGFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define cfgDRIVER_SCRATCH_0 … #define cfgDRIVER_SCRATCH_1 … #define cfgDRIVER_SCRATCH_2 … #define cfgDRIVER_SCRATCH_3 … #define cfgDRIVER_SCRATCH_4 … #define cfgDRIVER_SCRATCH_5 … #define cfgDRIVER_SCRATCH_6 … #define cfgDRIVER_SCRATCH_7 … #define cfgDRIVER_SCRATCH_8 … #define cfgDRIVER_SCRATCH_9 … #define cfgDRIVER_SCRATCH_10 … #define cfgDRIVER_SCRATCH_11 … #define cfgDRIVER_SCRATCH_12 … #define cfgDRIVER_SCRATCH_13 … #define cfgDRIVER_SCRATCH_14 … #define cfgDRIVER_SCRATCH_15 … #define cfgFW_SCRATCH_0 … #define cfgFW_SCRATCH_1 … #define cfgFW_SCRATCH_2 … #define cfgFW_SCRATCH_3 … #define cfgFW_SCRATCH_4 … #define cfgFW_SCRATCH_5 … #define cfgFW_SCRATCH_6 … #define cfgFW_SCRATCH_7 … #define cfgFW_SCRATCH_8 … #define cfgFW_SCRATCH_9 … #define cfgFW_SCRATCH_10 … #define cfgFW_SCRATCH_11 … #define cfgFW_SCRATCH_12 … #define cfgFW_SCRATCH_13 … #define cfgFW_SCRATCH_14 … #define cfgFW_SCRATCH_15 … #define cfgSBIOS_SCRATCH_4 … #define cfgSBIOS_SCRATCH_5 … #define cfgSBIOS_SCRATCH_6 … #define cfgSBIOS_SCRATCH_7 … #define cfgSBIOS_SCRATCH_8 … #define cfgSBIOS_SCRATCH_9 … #define cfgSBIOS_SCRATCH_10 … #define cfgSBIOS_SCRATCH_11 … #define cfgSBIOS_SCRATCH_12 … #define cfgSBIOS_SCRATCH_13 … #define cfgSBIOS_SCRATCH_14 … #define cfgSBIOS_SCRATCH_15 … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 // base address: 0x30200000 #define cfgDN_PCIE_RESERVED … #define cfgDN_PCIE_SCRATCH … #define cfgDN_PCIE_CNTL … #define cfgDN_PCIE_CONFIG_CNTL … #define cfgDN_PCIE_RX_CNTL2 … #define cfgDN_PCIE_BUS_CNTL … #define cfgDN_PCIE_CFG_CNTL … #define cfgDN_PCIE_STRAP_F0 … #define cfgDN_PCIE_STRAP_MISC … #define cfgDN_PCIE_STRAP_MISC2 … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 // base address: 0x30200000 #define cfgPCIE_ERR_CNTL … #define cfgPCIE_RX_CNTL … #define cfgPCIE_LC_SPEED_CNTL … #define cfgPCIE_LC_CNTL2 … #define cfgPCIEP_STRAP_MISC … #define cfgLTR_MSG_INFO_FROM_EP … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 // base address: 0x30200000 #define cfgEP_PCIE_SCRATCH … #define cfgEP_PCIE_CNTL … #define cfgEP_PCIE_INT_CNTL … #define cfgEP_PCIE_INT_STATUS … #define cfgEP_PCIE_RX_CNTL2 … #define cfgEP_PCIE_BUS_CNTL … #define cfgEP_PCIE_CFG_CNTL … #define cfgEP_PCIE_TX_LTR_CNTL … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgEP_PCIE_STRAP_MISC … #define cfgEP_PCIE_STRAP_MISC2 … #define cfgEP_PCIE_F0_DPA_CAP … #define cfgEP_PCIE_F0_DPA_LATENCY_INDICATOR … #define cfgEP_PCIE_F0_DPA_CNTL … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgEP_PCIE_PME_CONTROL … #define cfgEP_PCIEP_RESERVED … #define cfgEP_PCIE_TX_CNTL … #define cfgEP_PCIE_TX_REQUESTER_ID … #define cfgEP_PCIE_ERR_CNTL … #define cfgEP_PCIE_RX_CNTL … #define cfgEP_PCIE_LC_SPEED_CNTL … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC // base address: 0x30200000 #define cfgBIF_BX_PF0_MM_INDEX … #define cfgBIF_BX_PF0_MM_DATA … #define cfgBIF_BX_PF0_MM_INDEX_HI … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 // base address: 0x30200000 #define cfgCC_BIF_BX_STRAP0 … #define cfgCC_BIF_BX_PINSTRAP0 … #define cfgBIF_MM_INDACCESS_CNTL … #define cfgBUS_CNTL … #define cfgBIF_SCRATCH0 … #define cfgBIF_SCRATCH1 … #define cfgBX_RESET_EN … #define cfgMM_CFGREGS_CNTL … #define cfgBX_RESET_CNTL … #define cfgINTERRUPT_CNTL … #define cfgINTERRUPT_CNTL2 … #define cfgCLKREQB_PAD_CNTL … #define cfgBIF_FEATURES_CONTROL_MISC … #define cfgHDP_ATOMIC_CONTROL_MISC … #define cfgBIF_DOORBELL_CNTL … #define cfgBIF_DOORBELL_INT_CNTL … #define cfgBIF_FB_EN … #define cfgBIF_INTR_CNTL … #define cfgBIF_MST_TRANS_PENDING_VF … #define cfgBIF_SLV_TRANS_PENDING_VF … #define cfgBACO_CNTL … #define cfgBIF_BACO_EXIT_TIME0 … #define cfgBIF_BACO_EXIT_TIMER1 … #define cfgBIF_BACO_EXIT_TIMER2 … #define cfgBIF_BACO_EXIT_TIMER3 … #define cfgBIF_BACO_EXIT_TIMER4 … #define cfgMEM_TYPE_CNTL … #define cfgNBIF_GFX_ADDR_LUT_CNTL … #define cfgNBIF_GFX_ADDR_LUT_0 … #define cfgNBIF_GFX_ADDR_LUT_1 … #define cfgNBIF_GFX_ADDR_LUT_2 … #define cfgNBIF_GFX_ADDR_LUT_3 … #define cfgNBIF_GFX_ADDR_LUT_4 … #define cfgNBIF_GFX_ADDR_LUT_5 … #define cfgNBIF_GFX_ADDR_LUT_6 … #define cfgNBIF_GFX_ADDR_LUT_7 … #define cfgNBIF_GFX_ADDR_LUT_8 … #define cfgNBIF_GFX_ADDR_LUT_9 … #define cfgNBIF_GFX_ADDR_LUT_10 … #define cfgNBIF_GFX_ADDR_LUT_11 … #define cfgNBIF_GFX_ADDR_LUT_12 … #define cfgNBIF_GFX_ADDR_LUT_13 … #define cfgNBIF_GFX_ADDR_LUT_14 … #define cfgNBIF_GFX_ADDR_LUT_15 … #define cfgREMAP_HDP_MEM_FLUSH_CNTL … #define cfgREMAP_HDP_REG_FLUSH_CNTL … #define cfgBIF_RB_CNTL … #define cfgBIF_RB_BASE … #define cfgBIF_RB_RPTR … #define cfgBIF_RB_WPTR … #define cfgBIF_RB_WPTR_ADDR_HI … #define cfgBIF_RB_WPTR_ADDR_LO … #define cfgMAILBOX_INDEX … #define cfgBIF_MP1_INTR_CTRL … #define cfgBIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define cfgBIF_PERSTB_PAD_CNTL … #define cfgBIF_PX_EN_PAD_CNTL … #define cfgBIF_REFPADKIN_PAD_CNTL … #define cfgBIF_CLKREQB_PAD_CNTL … #define cfgBIF_PWRBRK_PAD_CNTL … #define cfgBIF_WAKEB_PAD_CNTL … #define cfgBIF_VAUX_PRESENT_PAD_CNTL … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 // base address: 0x30200000 #define cfgRCC_ERR_INT_CNTL … #define cfgRCC_BACO_CNTL_MISC … #define cfgRCC_RESET_EN … #define cfgRCC_VDM_SUPPORT … #define cfgRCC_MARGIN_PARAM_CNTL0 … #define cfgRCC_MARGIN_PARAM_CNTL1 … #define cfgRCC_GPUIOV_REGION … #define cfgRCC_PEER_REG_RANGE0 … #define cfgRCC_PEER_REG_RANGE1 … #define cfgRCC_BUS_CNTL … #define cfgRCC_CONFIG_CNTL … #define cfgRCC_CONFIG_F0_BASE … #define cfgRCC_CONFIG_APER_SIZE … #define cfgRCC_CONFIG_REG_APER_SIZE … #define cfgRCC_XDMA_LO … #define cfgRCC_XDMA_HI … #define cfgRCC_FEATURES_CONTROL_MISC … #define cfgRCC_BUSNUM_CNTL1 … #define cfgRCC_BUSNUM_LIST0 … #define cfgRCC_BUSNUM_LIST1 … #define cfgRCC_BUSNUM_CNTL2 … #define cfgRCC_CAPTURE_HOST_BUSNUM … #define cfgRCC_HOST_BUSNUM … #define cfgRCC_PEER0_FB_OFFSET_HI … #define cfgRCC_PEER0_FB_OFFSET_LO … #define cfgRCC_PEER1_FB_OFFSET_HI … #define cfgRCC_PEER1_FB_OFFSET_LO … #define cfgRCC_PEER2_FB_OFFSET_HI … #define cfgRCC_PEER2_FB_OFFSET_LO … #define cfgRCC_PEER3_FB_OFFSET_HI … #define cfgRCC_PEER3_FB_OFFSET_LO … #define cfgRCC_DEVFUNCNUM_LIST0 … #define cfgRCC_DEVFUNCNUM_LIST1 … #define cfgRCC_DEV0_LINK_CNTL … #define cfgRCC_CMN_LINK_CNTL … #define cfgRCC_EP_REQUESTERID_RESTORE … #define cfgRCC_LTR_LSWITCH_CNTL … #define cfgRCC_MH_ARB_CNTL … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 // base address: 0x30200000 #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_GFXMSIX_PBA … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 // base address: 0x30200000 #define cfgRCC_BIF_STRAP0 … #define cfgRCC_BIF_STRAP1 … #define cfgRCC_BIF_STRAP2 … #define cfgRCC_BIF_STRAP3 … #define cfgRCC_BIF_STRAP4 … #define cfgRCC_BIF_STRAP5 … #define cfgRCC_BIF_STRAP6 … #define cfgRCC_DEV0_PORT_STRAP0 … #define cfgRCC_DEV0_PORT_STRAP1 … #define cfgRCC_DEV0_PORT_STRAP10 … #define cfgRCC_DEV0_PORT_STRAP11 … #define cfgRCC_DEV0_PORT_STRAP12 … #define cfgRCC_DEV0_PORT_STRAP13 … #define cfgRCC_DEV0_PORT_STRAP14 … #define cfgRCC_DEV0_PORT_STRAP2 … #define cfgRCC_DEV0_PORT_STRAP3 … #define cfgRCC_DEV0_PORT_STRAP4 … #define cfgRCC_DEV0_PORT_STRAP5 … #define cfgRCC_DEV0_PORT_STRAP6 … #define cfgRCC_DEV0_PORT_STRAP7 … #define cfgRCC_DEV0_PORT_STRAP8 … #define cfgRCC_DEV0_PORT_STRAP9 … #define cfgRCC_DEV0_EPF0_STRAP0 … #define cfgRCC_DEV0_EPF0_STRAP1 … #define cfgRCC_DEV0_EPF0_STRAP13 … #define cfgRCC_DEV0_EPF0_STRAP14 … #define cfgRCC_DEV0_EPF0_STRAP15 … #define cfgRCC_DEV0_EPF0_STRAP16 … #define cfgRCC_DEV0_EPF0_STRAP17 … #define cfgRCC_DEV0_EPF0_STRAP18 … #define cfgRCC_DEV0_EPF0_STRAP2 … #define cfgRCC_DEV0_EPF0_STRAP26 … #define cfgRCC_DEV0_EPF0_STRAP3 … #define cfgRCC_DEV0_EPF0_STRAP4 … #define cfgRCC_DEV0_EPF0_STRAP5 … #define cfgRCC_DEV0_EPF0_STRAP8 … #define cfgRCC_DEV0_EPF0_STRAP9 … #define cfgRCC_DEV0_EPF1_STRAP0 … #define cfgRCC_DEV0_EPF1_STRAP2 … #define cfgRCC_DEV0_EPF1_STRAP20 … #define cfgRCC_DEV0_EPF1_STRAP21 … #define cfgRCC_DEV0_EPF1_STRAP22 … #define cfgRCC_DEV0_EPF1_STRAP23 … #define cfgRCC_DEV0_EPF1_STRAP24 … #define cfgRCC_DEV0_EPF1_STRAP25 … #define cfgRCC_DEV0_EPF1_STRAP3 … #define cfgRCC_DEV0_EPF1_STRAP4 … #define cfgRCC_DEV0_EPF1_STRAP5 … #define cfgRCC_DEV0_EPF1_STRAP6 … #define cfgRCC_DEV0_EPF1_STRAP7 … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 // base address: 0x30200000 #define cfgBIF_BX_PF_BIF_BME_STATUS … #define cfgBIF_BX_PF_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_PF_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_PF_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_PF_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_PF_BIF_TRANS_PENDING … #define cfgBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_PF_MAILBOX_CONTROL … #define cfgBIF_BX_PF_MAILBOX_INT_CNTL … #define cfgBIF_BX_PF_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] // base address: 0x30203480 #define cfgRCC_DEV0_EPF0_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_gdc_GDCDEC // base address: 0x30200000 #define cfgSHUB_REGS_IF_CTL … #define cfgNGDC_MGCG_CTRL … #define cfgNGDC_RESERVED_0 … #define cfgNGDC_RESERVED_1 … #define cfgATDMA_MISC_CNTL … #define cfgS2A_MISC_CNTL … #define cfgNGDC_PG_MISC_CTRL … #define cfgNGDC_PGMST_CTRL … #define cfgNGDC_PGSLV_CTRL … // addressBlock: nbio_nbif0_bif_swus_SUMDEC // base address: 0x100000 #define cfgSUM_INDEX … #define cfgSUM_DATA … #define cfgSUM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec // base address: 0xfffe30000000 #define cfgSHADOW_COMMAND … #define cfgSHADOW_BASE_ADDR_1 … #define cfgSHADOW_BASE_ADDR_2 … #define cfgSHADOW_SUB_BUS_NUMBER_LATENCY … #define cfgSHADOW_IO_BASE_LIMIT … #define cfgSHADOW_MEM_BASE_LIMIT … #define cfgSHADOW_PREF_BASE_LIMIT … #define cfgSHADOW_PREF_BASE_UPPER … #define cfgSHADOW_PREF_LIMIT_UPPER … #define cfgSHADOW_IO_BASE_LIMIT_HI … #define cfgSUC_INDEX … #define cfgSUC_DATA … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC:1 // base address: 0x0 #define cfgBIF_BX_PF1_MM_INDEX … #define cfgBIF_BX_PF1_MM_DATA … #define cfgBIF_BX_PF1_MM_INDEX_HI … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp // base address: 0xfffe10300000 #define cfgBIF_CFG_DEV0_EPF0_VF0_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp // base address: 0xfffe10301000 #define cfgBIF_CFG_DEV0_EPF0_VF1_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp // base address: 0xfffe10302000 #define cfgBIF_CFG_DEV0_EPF0_VF2_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp // base address: 0xfffe10303000 #define cfgBIF_CFG_DEV0_EPF0_VF3_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp // base address: 0xfffe10304000 #define cfgBIF_CFG_DEV0_EPF0_VF4_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp // base address: 0xfffe10305000 #define cfgBIF_CFG_DEV0_EPF0_VF5_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp // base address: 0xfffe10306000 #define cfgBIF_CFG_DEV0_EPF0_VF6_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp // base address: 0xfffe10307000 #define cfgBIF_CFG_DEV0_EPF0_VF7_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp // base address: 0xfffe10308000 #define cfgBIF_CFG_DEV0_EPF0_VF8_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp // base address: 0xfffe10309000 #define cfgBIF_CFG_DEV0_EPF0_VF9_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp // base address: 0xfffe1030a000 #define cfgBIF_CFG_DEV0_EPF0_VF10_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp // base address: 0xfffe1030b000 #define cfgBIF_CFG_DEV0_EPF0_VF11_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp // base address: 0xfffe1030c000 #define cfgBIF_CFG_DEV0_EPF0_VF12_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp // base address: 0xfffe1030d000 #define cfgBIF_CFG_DEV0_EPF0_VF13_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp // base address: 0xfffe1030e000 #define cfgBIF_CFG_DEV0_EPF0_VF14_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp // base address: 0xfffe1030f000 #define cfgBIF_CFG_DEV0_EPF0_VF15_0_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1 // base address: 0xd0000000 #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC // base address: 0xd0000000 #define cfgBIF_BX_DEV0_EPF0_VF0_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF0_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFPFVFDEC1 // base address: 0xd0000000 #define cfgRCC_DEV0_EPF0_VF0_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFDEC2 // base address: 0xd0000000 #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_BIFPFVFDEC1 // base address: 0xd0080000 #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_SYSPFVFDEC // base address: 0xd0080000 #define cfgBIF_BX_DEV0_EPF0_VF1_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF1_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFPFVFDEC1 // base address: 0xd0080000 #define cfgRCC_DEV0_EPF0_VF1_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF1_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF1_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF1_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF1_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFDEC2 // base address: 0xd0080000 #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_BIFPFVFDEC1 // base address: 0xd0100000 #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_SYSPFVFDEC // base address: 0xd0100000 #define cfgBIF_BX_DEV0_EPF0_VF2_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF2_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1 // base address: 0xd0100000 #define cfgRCC_DEV0_EPF0_VF2_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFDEC2 // base address: 0xd0100000 #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_BIFPFVFDEC1 // base address: 0xd0180000 #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_SYSPFVFDEC // base address: 0xd0180000 #define cfgBIF_BX_DEV0_EPF0_VF3_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF3_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFPFVFDEC1 // base address: 0xd0180000 #define cfgRCC_DEV0_EPF0_VF3_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFDEC2 // base address: 0xd0180000 #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_BIFPFVFDEC1 // base address: 0xd0200000 #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF4_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_SYSPFVFDEC // base address: 0xd0200000 #define cfgBIF_BX_DEV0_EPF0_VF4_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF4_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFPFVFDEC1 // base address: 0xd0200000 #define cfgRCC_DEV0_EPF0_VF4_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF4_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF4_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFDEC2 // base address: 0xd0200000 #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_BIFPFVFDEC1 // base address: 0xd0280000 #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF5_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_SYSPFVFDEC // base address: 0xd0280000 #define cfgBIF_BX_DEV0_EPF0_VF5_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF5_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1 // base address: 0xd0280000 #define cfgRCC_DEV0_EPF0_VF5_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFDEC2 // base address: 0xd0280000 #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_BIFPFVFDEC1 // base address: 0xd0300000 #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF6_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_SYSPFVFDEC // base address: 0xd0300000 #define cfgBIF_BX_DEV0_EPF0_VF6_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF6_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFPFVFDEC1 // base address: 0xd0300000 #define cfgRCC_DEV0_EPF0_VF6_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF6_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF6_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF6_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF6_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFDEC2 // base address: 0xd0300000 #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_BIFPFVFDEC1 // base address: 0xd0380000 #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF7_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_SYSPFVFDEC // base address: 0xd0380000 #define cfgBIF_BX_DEV0_EPF0_VF7_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF7_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF7_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFPFVFDEC1 // base address: 0xd0380000 #define cfgRCC_DEV0_EPF0_VF7_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF7_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF7_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF7_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF7_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFDEC2 // base address: 0xd0380000 #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_BIFPFVFDEC1 // base address: 0xd0400000 #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF8_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_SYSPFVFDEC // base address: 0xd0400000 #define cfgBIF_BX_DEV0_EPF0_VF8_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF8_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF8_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFPFVFDEC1 // base address: 0xd0400000 #define cfgRCC_DEV0_EPF0_VF8_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF8_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF8_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF8_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF8_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFDEC2 // base address: 0xd0400000 #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_BIFPFVFDEC1 // base address: 0xd0480000 #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF9_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_SYSPFVFDEC // base address: 0xd0480000 #define cfgBIF_BX_DEV0_EPF0_VF9_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF9_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFPFVFDEC1 // base address: 0xd0480000 #define cfgRCC_DEV0_EPF0_VF9_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF9_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF9_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF9_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF9_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFDEC2 // base address: 0xd0480000 #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_BIFPFVFDEC1 // base address: 0xd0500000 #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF10_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_SYSPFVFDEC // base address: 0xd0500000 #define cfgBIF_BX_DEV0_EPF0_VF10_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF10_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFPFVFDEC1 // base address: 0xd0500000 #define cfgRCC_DEV0_EPF0_VF10_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFDEC2 // base address: 0xd0500000 #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_BIFPFVFDEC1 // base address: 0xd0580000 #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF11_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_SYSPFVFDEC // base address: 0xd0580000 #define cfgBIF_BX_DEV0_EPF0_VF11_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF11_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF11_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFPFVFDEC1 // base address: 0xd0580000 #define cfgRCC_DEV0_EPF0_VF11_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF11_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF11_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF11_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF11_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFDEC2 // base address: 0xd0580000 #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_BIFPFVFDEC1 // base address: 0xd0600000 #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF12_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_SYSPFVFDEC // base address: 0xd0600000 #define cfgBIF_BX_DEV0_EPF0_VF12_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF12_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFPFVFDEC1 // base address: 0xd0600000 #define cfgRCC_DEV0_EPF0_VF12_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF12_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF12_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF12_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF12_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFDEC2 // base address: 0xd0600000 #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_BIFPFVFDEC1 // base address: 0xd0680000 #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF13_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_SYSPFVFDEC // base address: 0xd0680000 #define cfgBIF_BX_DEV0_EPF0_VF13_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF13_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF13_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFPFVFDEC1 // base address: 0xd0680000 #define cfgRCC_DEV0_EPF0_VF13_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF13_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF13_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF13_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF13_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFDEC2 // base address: 0xd0680000 #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_BIFPFVFDEC1 // base address: 0xd0700000 #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF14_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_SYSPFVFDEC // base address: 0xd0700000 #define cfgBIF_BX_DEV0_EPF0_VF14_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF14_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF14_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFPFVFDEC1 // base address: 0xd0700000 #define cfgRCC_DEV0_EPF0_VF14_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF14_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF14_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF14_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF14_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFDEC2 // base address: 0xd0700000 #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_PBA … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_BIFPFVFDEC1 // base address: 0xd0780000 #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_BME_STATUS … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ … #define cfgBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING … #define cfgBIF_BX_DEV0_EPF0_VF15_NBIF_GFX_ADDR_LUT_BYPASS … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW0 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW1 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW2 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW3 … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_CONTROL … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_INT_CNTL … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_VMHV_MAILBOX … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_SYSPFVFDEC // base address: 0xd0780000 #define cfgBIF_BX_DEV0_EPF0_VF15_MM_INDEX … #define cfgBIF_BX_DEV0_EPF0_VF15_MM_DATA … #define cfgBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFPFVFDEC1 // base address: 0xd0780000 #define cfgRCC_DEV0_EPF0_VF15_RCC_ERR_LOG … #define cfgRCC_DEV0_EPF0_VF15_RCC_DOORBELL_APER_EN … #define cfgRCC_DEV0_EPF0_VF15_RCC_CONFIG_MEMSIZE … #define cfgRCC_DEV0_EPF0_VF15_RCC_CONFIG_RESERVED … #define cfgRCC_DEV0_EPF0_VF15_RCC_IOV_FUNC_IDENTIFIER … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFDEC2 // base address: 0xd0780000 #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_CONTROL … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_CONTROL … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_CONTROL … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_LO … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_HI … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_MSG_DATA … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_CONTROL … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_PBA … // addressBlock: nbio_pcie0_pswusp0_pciedir_p // base address: 0x1a340000 #define regPCIEP_RESERVED … #define regPCIEP_RESERVED_BASE_IDX … #define regPCIEP_SCRATCH … #define regPCIEP_SCRATCH_BASE_IDX … #define regPCIEP_PORT_CNTL … #define regPCIEP_PORT_CNTL_BASE_IDX … #define regPCIE_TX_REQUESTER_ID … #define regPCIE_TX_REQUESTER_ID_BASE_IDX … #define regPCIE_P_PORT_LANE_STATUS … #define regPCIE_P_PORT_LANE_STATUS_BASE_IDX … #define regPSWUSP0_PCIE_ERR_CNTL … #define regPSWUSP0_PCIE_ERR_CNTL_BASE_IDX … #define regPSWUSP0_PCIE_RX_CNTL … #define regPSWUSP0_PCIE_RX_CNTL_BASE_IDX … #define regPCIE_RX_EXPECTED_SEQNUM … #define regPCIE_RX_EXPECTED_SEQNUM_BASE_IDX … #define regPCIE_RX_VENDOR_SPECIFIC … #define regPCIE_RX_VENDOR_SPECIFIC_BASE_IDX … #define regPCIE_RX_CNTL3 … #define regPCIE_RX_CNTL3_BASE_IDX … #define regPCIE_RX_CREDITS_ALLOCATED_P … #define regPCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX … #define regPCIE_RX_CREDITS_ALLOCATED_NP … #define regPCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX … #define regPCIE_RX_CREDITS_ALLOCATED_CPL … #define regPCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX … #define regPCIEP_ERROR_INJECT_PHYSICAL … #define regPCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX … #define regPCIEP_ERROR_INJECT_TRANSACTION … #define regPCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX … #define regPCIEP_NAK_COUNTER … #define regPCIEP_NAK_COUNTER_BASE_IDX … #define regPCIE_LC_CNTL … #define regPCIE_LC_CNTL_BASE_IDX … #define regPCIE_LC_TRAINING_CNTL … #define regPCIE_LC_TRAINING_CNTL_BASE_IDX … #define regPCIE_LC_LINK_WIDTH_CNTL … #define regPCIE_LC_LINK_WIDTH_CNTL_BASE_IDX … #define regPCIE_LC_N_FTS_CNTL … #define regPCIE_LC_N_FTS_CNTL_BASE_IDX … #define regPSWUSP0_PCIE_LC_SPEED_CNTL … #define regPSWUSP0_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regPCIE_LC_STATE0 … #define regPCIE_LC_STATE0_BASE_IDX … #define regPCIE_LC_STATE1 … #define regPCIE_LC_STATE1_BASE_IDX … #define regPCIE_LC_STATE2 … #define regPCIE_LC_STATE2_BASE_IDX … #define regPCIE_LC_STATE3 … #define regPCIE_LC_STATE3_BASE_IDX … #define regPCIE_LC_STATE4 … #define regPCIE_LC_STATE4_BASE_IDX … #define regPCIE_LC_STATE5 … #define regPCIE_LC_STATE5_BASE_IDX … #define regPSWUSP0_PCIE_LC_CNTL2 … #define regPSWUSP0_PCIE_LC_CNTL2_BASE_IDX … #define regPCIE_LC_BW_CHANGE_CNTL … #define regPCIE_LC_BW_CHANGE_CNTL_BASE_IDX … #define regPCIE_LC_CDR_CNTL … #define regPCIE_LC_CDR_CNTL_BASE_IDX … #define regPCIE_LC_LANE_CNTL … #define regPCIE_LC_LANE_CNTL_BASE_IDX … #define regPCIE_LC_CNTL3 … #define regPCIE_LC_CNTL3_BASE_IDX … #define regPCIE_LC_CNTL4 … #define regPCIE_LC_CNTL4_BASE_IDX … #define regPCIE_LC_CNTL5 … #define regPCIE_LC_CNTL5_BASE_IDX … #define regPCIE_LC_FORCE_COEFF … #define regPCIE_LC_FORCE_COEFF_BASE_IDX … #define regPCIE_LC_BEST_EQ_SETTINGS … #define regPCIE_LC_BEST_EQ_SETTINGS_BASE_IDX … #define regPCIE_LC_FORCE_EQ_REQ_COEFF … #define regPCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX … #define regPCIE_LC_CNTL6 … #define regPCIE_LC_CNTL6_BASE_IDX … #define regPCIE_LC_CNTL7 … #define regPCIE_LC_CNTL7_BASE_IDX … #define regPCIEP_STRAP_LC … #define regPCIEP_STRAP_LC_BASE_IDX … #define regPSWUSP0_PCIEP_STRAP_MISC … #define regPSWUSP0_PCIEP_STRAP_MISC_BASE_IDX … #define regPCIEP_STRAP_LC2 … #define regPCIEP_STRAP_LC2_BASE_IDX … #define regPCIE_LC_L1_PM_SUBSTATE … #define regPCIE_LC_L1_PM_SUBSTATE_BASE_IDX … #define regPCIE_LC_L1_PM_SUBSTATE2 … #define regPCIE_LC_L1_PM_SUBSTATE2_BASE_IDX … #define regPCIE_LC_L1_PM_SUBSTATE3 … #define regPCIE_LC_L1_PM_SUBSTATE3_BASE_IDX … #define regPCIE_LC_L1_PM_SUBSTATE4 … #define regPCIE_LC_L1_PM_SUBSTATE4_BASE_IDX … #define regPCIE_LC_L1_PM_SUBSTATE5 … #define regPCIE_LC_L1_PM_SUBSTATE5_BASE_IDX … #define regPCIEP_BCH_ECC_CNTL … #define regPCIEP_BCH_ECC_CNTL_BASE_IDX … #define regPCIE_LC_CNTL8 … #define regPCIE_LC_CNTL8_BASE_IDX … #define regPCIE_LC_CNTL9 … #define regPCIE_LC_CNTL9_BASE_IDX … #define regPCIE_LC_FORCE_COEFF2 … #define regPCIE_LC_FORCE_COEFF2_BASE_IDX … #define regPCIE_LC_FORCE_EQ_REQ_COEFF2 … #define regPCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX … #define regPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES … #define regPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX … #define regPCIE_LC_CNTL10 … #define regPCIE_LC_CNTL10_BASE_IDX … #define regPCIE_LC_SAVE_RESTORE_1 … #define regPCIE_LC_SAVE_RESTORE_1_BASE_IDX … #define regPCIE_LC_SAVE_RESTORE_2 … #define regPCIE_LC_SAVE_RESTORE_2_BASE_IDX … #define regPCIE_LC_CNTL11 … #define regPCIE_LC_CNTL11_BASE_IDX … #define regPCIE_LC_CNTL12 … #define regPCIE_LC_CNTL12_BASE_IDX … #define regPCIE_LC_SPEED_CNTL2 … #define regPCIE_LC_SPEED_CNTL2_BASE_IDX … #define regPCIE_LC_FORCE_COEFF3 … #define regPCIE_LC_FORCE_COEFF3_BASE_IDX … #define regPCIE_LC_FORCE_EQ_REQ_COEFF3 … #define regPCIE_LC_FORCE_EQ_REQ_COEFF3_BASE_IDX … #define regPCIE_TX_SEQ … #define regPCIE_TX_SEQ_BASE_IDX … #define regPCIE_TX_REPLAY … #define regPCIE_TX_REPLAY_BASE_IDX … #define regPCIE_TX_ACK_LATENCY_LIMIT … #define regPCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX … #define regPCIE_TX_CREDITS_FCU_THRESHOLD … #define regPCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX … #define regPCIE_TX_VENDOR_SPECIFIC … #define regPCIE_TX_VENDOR_SPECIFIC_BASE_IDX … #define regPCIE_TX_NOP_DLLP … #define regPCIE_TX_NOP_DLLP_BASE_IDX … #define regPCIE_TX_REQUEST_NUM_CNTL … #define regPCIE_TX_REQUEST_NUM_CNTL_BASE_IDX … #define regPCIE_TX_CREDITS_ADVT_P … #define regPCIE_TX_CREDITS_ADVT_P_BASE_IDX … #define regPCIE_TX_CREDITS_ADVT_NP … #define regPCIE_TX_CREDITS_ADVT_NP_BASE_IDX … #define regPCIE_TX_CREDITS_ADVT_CPL … #define regPCIE_TX_CREDITS_ADVT_CPL_BASE_IDX … #define regPCIE_TX_CREDITS_INIT_P … #define regPCIE_TX_CREDITS_INIT_P_BASE_IDX … #define regPCIE_TX_CREDITS_INIT_NP … #define regPCIE_TX_CREDITS_INIT_NP_BASE_IDX … #define regPCIE_TX_CREDITS_INIT_CPL … #define regPCIE_TX_CREDITS_INIT_CPL_BASE_IDX … #define regPCIE_TX_CREDITS_STATUS … #define regPCIE_TX_CREDITS_STATUS_BASE_IDX … #define regPCIE_FC_P … #define regPCIE_FC_P_BASE_IDX … #define regPCIE_FC_NP … #define regPCIE_FC_NP_BASE_IDX … #define regPCIE_FC_CPL … #define regPCIE_FC_CPL_BASE_IDX … #define regPCIE_FC_P_VC1 … #define regPCIE_FC_P_VC1_BASE_IDX … #define regPCIE_FC_NP_VC1 … #define regPCIE_FC_NP_VC1_BASE_IDX … #define regPCIE_FC_CPL_VC1 … #define regPCIE_FC_CPL_VC1_BASE_IDX … // addressBlock: nbio_pcie0_pciedir // base address: 0x1a380000 #define regPCIE_RESERVED … #define regPCIE_RESERVED_BASE_IDX … #define regPCIE_SCRATCH … #define regPCIE_SCRATCH_BASE_IDX … #define regPCIE_RX_NUM_NAK … #define regPCIE_RX_NUM_NAK_BASE_IDX … #define regPCIE_RX_NUM_NAK_GENERATED … #define regPCIE_RX_NUM_NAK_GENERATED_BASE_IDX … #define regPCIE_CNTL … #define regPCIE_CNTL_BASE_IDX … #define regPCIE_CONFIG_CNTL … #define regPCIE_CONFIG_CNTL_BASE_IDX … #define regPCIE_RX_CNTL5 … #define regPCIE_RX_CNTL5_BASE_IDX … #define regPCIE_RX_CNTL4 … #define regPCIE_RX_CNTL4_BASE_IDX … #define regPCIE_COMMON_AER_MASK … #define regPCIE_COMMON_AER_MASK_BASE_IDX … #define regPCIE_CNTL2 … #define regPCIE_CNTL2_BASE_IDX … #define regPCIE_RX_CNTL2 … #define regPCIE_RX_CNTL2_BASE_IDX … #define regPCIE_CI_CNTL … #define regPCIE_CI_CNTL_BASE_IDX … #define regPCIE_BUS_CNTL … #define regPCIE_BUS_CNTL_BASE_IDX … #define regPCIE_LC_STATE6 … #define regPCIE_LC_STATE6_BASE_IDX … #define regPCIE_LC_STATE7 … #define regPCIE_LC_STATE7_BASE_IDX … #define regPCIE_LC_STATE8 … #define regPCIE_LC_STATE8_BASE_IDX … #define regPCIE_LC_STATE9 … #define regPCIE_LC_STATE9_BASE_IDX … #define regPCIE_LC_STATE10 … #define regPCIE_LC_STATE10_BASE_IDX … #define regPCIE_LC_STATE11 … #define regPCIE_LC_STATE11_BASE_IDX … #define regPCIE_LC_STATUS1 … #define regPCIE_LC_STATUS1_BASE_IDX … #define regPCIE_LC_STATUS2 … #define regPCIE_LC_STATUS2_BASE_IDX … #define regPCIE_WPR_CNTL … #define regPCIE_WPR_CNTL_BASE_IDX … #define regPCIE_RX_LAST_TLP0 … #define regPCIE_RX_LAST_TLP0_BASE_IDX … #define regPCIE_RX_LAST_TLP1 … #define regPCIE_RX_LAST_TLP1_BASE_IDX … #define regPCIE_RX_LAST_TLP2 … #define regPCIE_RX_LAST_TLP2_BASE_IDX … #define regPCIE_RX_LAST_TLP3 … #define regPCIE_RX_LAST_TLP3_BASE_IDX … #define regPCIE_I2C_REG_ADDR_EXPAND … #define regPCIE_I2C_REG_ADDR_EXPAND_BASE_IDX … #define regPCIE_I2C_REG_DATA … #define regPCIE_I2C_REG_DATA_BASE_IDX … #define regPCIE_CFG_CNTL … #define regPCIE_CFG_CNTL_BASE_IDX … #define regPCIE_LC_PM_CNTL … #define regPCIE_LC_PM_CNTL_BASE_IDX … #define regPCIE_LC_PM_CNTL2 … #define regPCIE_LC_PM_CNTL2_BASE_IDX … #define regPCIE_P_CNTL … #define regPCIE_P_CNTL_BASE_IDX … #define regPCIE_P_BUF_STATUS … #define regPCIE_P_BUF_STATUS_BASE_IDX … #define regPCIE_P_DECODER_STATUS … #define regPCIE_P_DECODER_STATUS_BASE_IDX … #define regPCIE_P_MISC_STATUS … #define regPCIE_P_MISC_STATUS_BASE_IDX … #define regPCIE_P_RCV_L0S_FTS_DET … #define regPCIE_P_RCV_L0S_FTS_DET_BASE_IDX … #define regPCIE_RX_AD … #define regPCIE_RX_AD_BASE_IDX … #define regPCIE_SDP_CTRL … #define regPCIE_SDP_CTRL_BASE_IDX … #define regPCIE_SDP_SWUS_SLV_ATTR_CTRL … #define regPCIE_SDP_SWUS_SLV_ATTR_CTRL_BASE_IDX … #define regPCIE_SDP_CTRL2 … #define regPCIE_SDP_CTRL2_BASE_IDX … #define regPCIE_PERF_COUNT_CNTL … #define regPCIE_PERF_COUNT_CNTL_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK1 … #define regPCIE_PERF_CNTL_TXCLK1_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK1 … #define regPCIE_PERF_COUNT0_TXCLK1_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK1 … #define regPCIE_PERF_COUNT1_TXCLK1_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK2 … #define regPCIE_PERF_CNTL_TXCLK2_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK2 … #define regPCIE_PERF_COUNT0_TXCLK2_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK2 … #define regPCIE_PERF_COUNT1_TXCLK2_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK3 … #define regPCIE_PERF_CNTL_TXCLK3_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK3 … #define regPCIE_PERF_COUNT0_TXCLK3_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK3 … #define regPCIE_PERF_COUNT1_TXCLK3_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK4 … #define regPCIE_PERF_CNTL_TXCLK4_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK4 … #define regPCIE_PERF_COUNT0_TXCLK4_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK4 … #define regPCIE_PERF_COUNT1_TXCLK4_BASE_IDX … #define regPCIE_PERF_CNTL_EVENT_LC_PORT_SEL … #define regPCIE_PERF_CNTL_EVENT_LC_PORT_SEL_BASE_IDX … #define regPCIE_PERF_CNTL_EVENT_CI_PORT_SEL … #define regPCIE_PERF_CNTL_EVENT_CI_PORT_SEL_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK5 … #define regPCIE_PERF_CNTL_TXCLK5_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK5 … #define regPCIE_PERF_COUNT0_TXCLK5_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK5 … #define regPCIE_PERF_COUNT1_TXCLK5_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK6 … #define regPCIE_PERF_CNTL_TXCLK6_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK6 … #define regPCIE_PERF_COUNT0_TXCLK6_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK6 … #define regPCIE_PERF_COUNT1_TXCLK6_BASE_IDX … #define regPCIE_STRAP_F0 … #define regPCIE_STRAP_F0_BASE_IDX … #define regPCIE_STRAP_MISC … #define regPCIE_STRAP_MISC_BASE_IDX … #define regPCIE_STRAP_MISC2 … #define regPCIE_STRAP_MISC2_BASE_IDX … #define regPCIE_STRAP_PI … #define regPCIE_STRAP_PI_BASE_IDX … #define regPCIE_STRAP_I2C_BD … #define regPCIE_STRAP_I2C_BD_BASE_IDX … #define regPCIE_PRBS_CLR … #define regPCIE_PRBS_CLR_BASE_IDX … #define regPCIE_PRBS_STATUS1 … #define regPCIE_PRBS_STATUS1_BASE_IDX … #define regPCIE_PRBS_STATUS2 … #define regPCIE_PRBS_STATUS2_BASE_IDX … #define regPCIE_PRBS_FREERUN … #define regPCIE_PRBS_FREERUN_BASE_IDX … #define regPCIE_PRBS_MISC … #define regPCIE_PRBS_MISC_BASE_IDX … #define regPCIE_PRBS_USER_PATTERN … #define regPCIE_PRBS_USER_PATTERN_BASE_IDX … #define regPCIE_PRBS_LO_BITCNT … #define regPCIE_PRBS_LO_BITCNT_BASE_IDX … #define regPCIE_PRBS_HI_BITCNT … #define regPCIE_PRBS_HI_BITCNT_BASE_IDX … #define regPCIE_PRBS_ERRCNT_0 … #define regPCIE_PRBS_ERRCNT_0_BASE_IDX … #define regPCIE_PRBS_ERRCNT_1 … #define regPCIE_PRBS_ERRCNT_1_BASE_IDX … #define regPCIE_PRBS_ERRCNT_2 … #define regPCIE_PRBS_ERRCNT_2_BASE_IDX … #define regPCIE_PRBS_ERRCNT_3 … #define regPCIE_PRBS_ERRCNT_3_BASE_IDX … #define regPCIE_PRBS_ERRCNT_4 … #define regPCIE_PRBS_ERRCNT_4_BASE_IDX … #define regPCIE_PRBS_ERRCNT_5 … #define regPCIE_PRBS_ERRCNT_5_BASE_IDX … #define regPCIE_PRBS_ERRCNT_6 … #define regPCIE_PRBS_ERRCNT_6_BASE_IDX … #define regPCIE_PRBS_ERRCNT_7 … #define regPCIE_PRBS_ERRCNT_7_BASE_IDX … #define regPCIE_PRBS_ERRCNT_8 … #define regPCIE_PRBS_ERRCNT_8_BASE_IDX … #define regPCIE_PRBS_ERRCNT_9 … #define regPCIE_PRBS_ERRCNT_9_BASE_IDX … #define regPCIE_PRBS_ERRCNT_10 … #define regPCIE_PRBS_ERRCNT_10_BASE_IDX … #define regPCIE_PRBS_ERRCNT_11 … #define regPCIE_PRBS_ERRCNT_11_BASE_IDX … #define regPCIE_PRBS_ERRCNT_12 … #define regPCIE_PRBS_ERRCNT_12_BASE_IDX … #define regPCIE_PRBS_ERRCNT_13 … #define regPCIE_PRBS_ERRCNT_13_BASE_IDX … #define regPCIE_PRBS_ERRCNT_14 … #define regPCIE_PRBS_ERRCNT_14_BASE_IDX … #define regPCIE_PRBS_ERRCNT_15 … #define regPCIE_PRBS_ERRCNT_15_BASE_IDX … #define regSWRST_COMMAND_STATUS … #define regSWRST_COMMAND_STATUS_BASE_IDX … #define regSWRST_GENERAL_CONTROL … #define regSWRST_GENERAL_CONTROL_BASE_IDX … #define regSWRST_COMMAND_0 … #define regSWRST_COMMAND_0_BASE_IDX … #define regSWRST_COMMAND_1 … #define regSWRST_COMMAND_1_BASE_IDX … #define regSWRST_CONTROL_0 … #define regSWRST_CONTROL_0_BASE_IDX … #define regSWRST_CONTROL_1 … #define regSWRST_CONTROL_1_BASE_IDX … #define regSWRST_CONTROL_2 … #define regSWRST_CONTROL_2_BASE_IDX … #define regSWRST_CONTROL_3 … #define regSWRST_CONTROL_3_BASE_IDX … #define regSWRST_CONTROL_4 … #define regSWRST_CONTROL_4_BASE_IDX … #define regSWRST_CONTROL_5 … #define regSWRST_CONTROL_5_BASE_IDX … #define regSWRST_CONTROL_6 … #define regSWRST_CONTROL_6_BASE_IDX … #define regSWRST_EP_COMMAND_0 … #define regSWRST_EP_COMMAND_0_BASE_IDX … #define regSWRST_EP_CONTROL_0 … #define regSWRST_EP_CONTROL_0_BASE_IDX … #define regCPM_CONTROL … #define regCPM_CONTROL_BASE_IDX … #define regCPM_SPLIT_CONTROL … #define regCPM_SPLIT_CONTROL_BASE_IDX … #define regCPM_CONTROL_EXT … #define regCPM_CONTROL_EXT_BASE_IDX … #define regSMN_APERTURE_ID_A … #define regSMN_APERTURE_ID_A_BASE_IDX … #define regSMN_APERTURE_ID_B … #define regSMN_APERTURE_ID_B_BASE_IDX … #define regLNCNT_CONTROL … #define regLNCNT_CONTROL_BASE_IDX … #define regSMU_INT_PIN_SHARING_PORT_INDICATOR … #define regSMU_INT_PIN_SHARING_PORT_INDICATOR_BASE_IDX … #define regPCIE_PGMST_CNTL … #define regPCIE_PGMST_CNTL_BASE_IDX … #define regPCIE_PGSLV_CNTL … #define regPCIE_PGSLV_CNTL_BASE_IDX … #define regLC_CPM_CONTROL_0 … #define regLC_CPM_CONTROL_0_BASE_IDX … #define regLC_CPM_CONTROL_1 … #define regLC_CPM_CONTROL_1_BASE_IDX … #define regPCIE_RXMARGIN_CONTROL_CAPABILITIES … #define regPCIE_RXMARGIN_CONTROL_CAPABILITIES_BASE_IDX … #define regPCIE_RXMARGIN_1_SETTINGS … #define regPCIE_RXMARGIN_1_SETTINGS_BASE_IDX … #define regPCIE_RXMARGIN_2_SETTINGS … #define regPCIE_RXMARGIN_2_SETTINGS_BASE_IDX … #define regSMU_INT_PIN_SHARING_PORT_INDICATOR_TWO … #define regSMU_INT_PIN_SHARING_PORT_INDICATOR_TWO_BASE_IDX … #define regPCIE_TX_LAST_TLP0 … #define regPCIE_TX_LAST_TLP0_BASE_IDX … #define regPCIE_TX_LAST_TLP1 … #define regPCIE_TX_LAST_TLP1_BASE_IDX … #define regPCIE_TX_LAST_TLP2 … #define regPCIE_TX_LAST_TLP2_BASE_IDX … #define regPCIE_TX_LAST_TLP3 … #define regPCIE_TX_LAST_TLP3_BASE_IDX … #define regPCIE_TX_TRACKING_ADDR_LO … #define regPCIE_TX_TRACKING_ADDR_LO_BASE_IDX … #define regPCIE_TX_TRACKING_ADDR_HI … #define regPCIE_TX_TRACKING_ADDR_HI_BASE_IDX … #define regPCIE_TX_TRACKING_CTRL_STATUS … #define regPCIE_TX_TRACKING_CTRL_STATUS_BASE_IDX … #define regPCIE_TX_CTRL_4 … #define regPCIE_TX_CTRL_4_BASE_IDX … #define regPCIE_TX_STATUS … #define regPCIE_TX_STATUS_BASE_IDX … #define regPCIE_TX_F0_ATTR_CNTL … #define regPCIE_TX_F0_ATTR_CNTL_BASE_IDX … #define regPCIE_TX_SWUS_ATTR_CNTL … #define regPCIE_TX_SWUS_ATTR_CNTL_BASE_IDX … #define regPCIE_MST_CTRL_1 … #define regPCIE_MST_CTRL_1_BASE_IDX … #define regPCIE_HIP_REG0 … #define regPCIE_HIP_REG0_BASE_IDX … #define regPCIE_HIP_REG1 … #define regPCIE_HIP_REG1_BASE_IDX … #define regPCIE_HIP_REG2 … #define regPCIE_HIP_REG2_BASE_IDX … #define regPCIE_HIP_REG3 … #define regPCIE_HIP_REG3_BASE_IDX … #define regPCIE_HIP_REG4 … #define regPCIE_HIP_REG4_BASE_IDX … #define regPCIE_HIP_REG5 … #define regPCIE_HIP_REG5_BASE_IDX … #define regPCIE_HIP_REG6 … #define regPCIE_HIP_REG6_BASE_IDX … #define regPCIE_HIP_REG7 … #define regPCIE_HIP_REG7_BASE_IDX … #define regPCIE_HIP_REG8 … #define regPCIE_HIP_REG8_BASE_IDX … #define regSMU_PCIE_FENCED1_REG … #define regSMU_PCIE_FENCED1_REG_BASE_IDX … #define regSMU_PCIE_FENCED2_REG … #define regSMU_PCIE_FENCED2_REG_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK7 … #define regPCIE_PERF_CNTL_TXCLK7_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK7 … #define regPCIE_PERF_COUNT0_TXCLK7_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK7 … #define regPCIE_PERF_COUNT1_TXCLK7_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK8 … #define regPCIE_PERF_CNTL_TXCLK8_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK8 … #define regPCIE_PERF_COUNT0_TXCLK8_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK8 … #define regPCIE_PERF_COUNT1_TXCLK8_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK9 … #define regPCIE_PERF_CNTL_TXCLK9_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK9 … #define regPCIE_PERF_COUNT0_TXCLK9_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK9 … #define regPCIE_PERF_COUNT1_TXCLK9_BASE_IDX … #define regPCIE_PERF_CNTL_TXCLK10 … #define regPCIE_PERF_CNTL_TXCLK10_BASE_IDX … #define regPCIE_PERF_COUNT0_TXCLK10 … #define regPCIE_PERF_COUNT0_TXCLK10_BASE_IDX … #define regPCIE_PERF_COUNT1_TXCLK10 … #define regPCIE_PERF_COUNT1_TXCLK10_BASE_IDX … // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp // base address: 0x1a300000 #define regPSWUSCFG0_SUB_BUS_NUMBER_LATENCY … #define regPSWUSCFG0_SUB_BUS_NUMBER_LATENCY_BASE_IDX … #define regPSWUSCFG0_IO_BASE_LIMIT … #define regPSWUSCFG0_IO_BASE_LIMIT_BASE_IDX … #define regPSWUSCFG0_SECONDARY_STATUS … #define regPSWUSCFG0_SECONDARY_STATUS_BASE_IDX … #define regPSWUSCFG0_MEM_BASE_LIMIT … #define regPSWUSCFG0_MEM_BASE_LIMIT_BASE_IDX … #define regPSWUSCFG0_PREF_BASE_LIMIT … #define regPSWUSCFG0_PREF_BASE_LIMIT_BASE_IDX … #define regPSWUSCFG0_PREF_BASE_UPPER … #define regPSWUSCFG0_PREF_BASE_UPPER_BASE_IDX … #define regPSWUSCFG0_PREF_LIMIT_UPPER … #define regPSWUSCFG0_PREF_LIMIT_UPPER_BASE_IDX … #define regPSWUSCFG0_IO_BASE_LIMIT_HI … #define regPSWUSCFG0_IO_BASE_LIMIT_HI_BASE_IDX … #define regPSWUSCFG0_SSID_CAP_LIST … #define regPSWUSCFG0_SSID_CAP_LIST_BASE_IDX … #define regPSWUSCFG0_SSID_CAP … #define regPSWUSCFG0_SSID_CAP_BASE_IDX … #define regPCIE_LC_RXRECOVER_RXSTANDBY_CNTL … #define regPCIE_LC_RXRECOVER_RXSTANDBY_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp // base address: 0x10100000 #define regBIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY … #define regBIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_RC_IO_BASE_LIMIT … #define regBIF_CFG_DEV0_RC_IO_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV0_RC_SECONDARY_STATUS … #define regBIF_CFG_DEV0_RC_SECONDARY_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC_MEM_BASE_LIMIT … #define regBIF_CFG_DEV0_RC_MEM_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV0_RC_PREF_BASE_LIMIT … #define regBIF_CFG_DEV0_RC_PREF_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV0_RC_PREF_BASE_UPPER … #define regBIF_CFG_DEV0_RC_PREF_BASE_UPPER_BASE_IDX … #define regBIF_CFG_DEV0_RC_PREF_LIMIT_UPPER … #define regBIF_CFG_DEV0_RC_PREF_LIMIT_UPPER_BASE_IDX … #define regBIF_CFG_DEV0_RC_IO_BASE_LIMIT_HI … #define regBIF_CFG_DEV0_RC_IO_BASE_LIMIT_HI_BASE_IDX … #define regSLOT_CAP … #define regSLOT_CAP_BASE_IDX … #define regSLOT_CNTL … #define regSLOT_CNTL_BASE_IDX … #define regSLOT_STATUS … #define regSLOT_STATUS_BASE_IDX … #define regSLOT_CAP2 … #define regSLOT_CAP2_BASE_IDX … #define regSLOT_CNTL2 … #define regSLOT_CNTL2_BASE_IDX … #define regSLOT_STATUS2 … #define regSLOT_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_RC_SSID_CAP_LIST … #define regBIF_CFG_DEV0_RC_SSID_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC_SSID_CAP … #define regBIF_CFG_DEV0_RC_SSID_CAP_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp // base address: 0x10140000 #define regBIF_CFG_DEV0_EPF0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_COMMAND … #define regBIF_CFG_DEV0_EPF0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_STATUS … #define regBIF_CFG_DEV0_EPF0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LATENCY … #define regBIF_CFG_DEV0_EPF0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_HEADER … #define regBIF_CFG_DEV0_EPF0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_BIST … #define regBIF_CFG_DEV0_EPF0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PMI_CAP … #define regBIF_CFG_DEV0_EPF0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_VC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1 … #define regBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG2 … #define regBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS … #define regBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS … #define regBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS … #define regBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1 … #define regBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2 … #define regBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0 … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1 … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_RCV0 … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_RCV0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_RCV1 … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_RCV1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0 … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1 … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define regBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_LTR_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_LTR_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define regBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP … #define regBIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS … #define regBIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_CAP_16GT … #define regBIF_CFG_DEV0_EPF0_LINK_CAP_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LINK_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_STATUS_16GT … #define regBIF_CFG_DEV0_EPF0_LINK_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_0_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_1_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_2_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_3_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_4_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_5_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_6_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_7_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_8_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_9_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_10_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_11_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_12_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_13_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_14_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_15_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_MARGINING_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MARGINING_PORT_CAP … #define regBIF_CFG_DEV0_EPF0_MARGINING_PORT_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_MARGINING_PORT_STATUS … #define regBIF_CFG_DEV0_EPF0_MARGINING_PORT_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_0_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_0_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_1_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_1_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_3_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_3_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_4_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_4_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_5_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_5_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_6_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_6_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_7_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_7_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_8_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_8_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_9_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_9_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_11_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_11_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_15_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LANE_15_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_CAP_32GT … #define regBIF_CFG_DEV0_EPF0_LINK_CAP_32GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_CNTL_32GT … #define regBIF_CFG_DEV0_EPF0_LINK_CNTL_32GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_LINK_STATUS_32GT … #define regBIF_CFG_DEV0_EPF0_LINK_STATUS_32GT_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp // base address: 0x10160000 #define regBIF_CFG_DEV0_EPF0_VF0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_STATUS … #define regBIF_CFG_DEV0_EPF0_VF0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_HEADER … #define regBIF_CFG_DEV0_EPF0_VF0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_BIST … #define regBIF_CFG_DEV0_EPF0_VF0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF0_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp // base address: 0x10161000 #define regBIF_CFG_DEV0_EPF0_VF1_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF1_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF1_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_STATUS … #define regBIF_CFG_DEV0_EPF0_VF1_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF1_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF1_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF1_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF1_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF1_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_HEADER … #define regBIF_CFG_DEV0_EPF0_VF1_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_BIST … #define regBIF_CFG_DEV0_EPF0_VF1_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF1_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF1_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF1_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF1_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF1_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF1_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF1_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF1_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF1_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF1_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF1_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF1_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF1_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF1_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF1_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp // base address: 0x10162000 #define regBIF_CFG_DEV0_EPF0_VF2_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF2_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF2_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_STATUS … #define regBIF_CFG_DEV0_EPF0_VF2_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF2_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF2_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF2_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF2_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF2_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_HEADER … #define regBIF_CFG_DEV0_EPF0_VF2_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_BIST … #define regBIF_CFG_DEV0_EPF0_VF2_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF2_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF2_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF2_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF2_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF2_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF2_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF2_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF2_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF2_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF2_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF2_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF2_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF2_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF2_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF2_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp // base address: 0x10163000 #define regBIF_CFG_DEV0_EPF0_VF3_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF3_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF3_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_STATUS … #define regBIF_CFG_DEV0_EPF0_VF3_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF3_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF3_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF3_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF3_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF3_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_HEADER … #define regBIF_CFG_DEV0_EPF0_VF3_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_BIST … #define regBIF_CFG_DEV0_EPF0_VF3_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF3_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF3_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF3_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF3_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF3_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF3_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF3_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF3_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF3_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF3_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF3_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF3_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF3_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF3_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF3_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp // base address: 0x10164000 #define regBIF_CFG_DEV0_EPF0_VF4_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF4_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF4_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_STATUS … #define regBIF_CFG_DEV0_EPF0_VF4_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF4_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF4_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF4_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF4_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF4_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_HEADER … #define regBIF_CFG_DEV0_EPF0_VF4_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_BIST … #define regBIF_CFG_DEV0_EPF0_VF4_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF4_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF4_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF4_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF4_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF4_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF4_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF4_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF4_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF4_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF4_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF4_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF4_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF4_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF4_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF4_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp // base address: 0x10165000 #define regBIF_CFG_DEV0_EPF0_VF5_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF5_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF5_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_STATUS … #define regBIF_CFG_DEV0_EPF0_VF5_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF5_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF5_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF5_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF5_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF5_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_HEADER … #define regBIF_CFG_DEV0_EPF0_VF5_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_BIST … #define regBIF_CFG_DEV0_EPF0_VF5_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF5_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF5_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF5_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF5_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF5_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF5_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF5_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF5_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF5_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF5_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF5_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF5_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF5_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF5_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF5_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp // base address: 0x10166000 #define regBIF_CFG_DEV0_EPF0_VF6_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF6_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF6_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_STATUS … #define regBIF_CFG_DEV0_EPF0_VF6_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF6_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF6_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF6_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF6_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF6_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_HEADER … #define regBIF_CFG_DEV0_EPF0_VF6_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_BIST … #define regBIF_CFG_DEV0_EPF0_VF6_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF6_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF6_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF6_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF6_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF6_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF6_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF6_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF6_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF6_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF6_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF6_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF6_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF6_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF6_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF6_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp // base address: 0x10167000 #define regBIF_CFG_DEV0_EPF0_VF7_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF7_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF7_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_STATUS … #define regBIF_CFG_DEV0_EPF0_VF7_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF7_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF7_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF7_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF7_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF7_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_HEADER … #define regBIF_CFG_DEV0_EPF0_VF7_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_BIST … #define regBIF_CFG_DEV0_EPF0_VF7_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF7_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF7_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF7_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF7_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF7_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF7_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF7_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF7_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF7_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF7_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF7_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF7_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF7_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF7_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF7_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp // base address: 0x10168000 #define regBIF_CFG_DEV0_EPF0_VF8_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF8_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF8_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_STATUS … #define regBIF_CFG_DEV0_EPF0_VF8_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF8_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF8_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF8_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF8_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF8_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_HEADER … #define regBIF_CFG_DEV0_EPF0_VF8_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_BIST … #define regBIF_CFG_DEV0_EPF0_VF8_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF8_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF8_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF8_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF8_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF8_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF8_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF8_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF8_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF8_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF8_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF8_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF8_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF8_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF8_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF8_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp // base address: 0x10169000 #define regBIF_CFG_DEV0_EPF0_VF9_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF9_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF9_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_STATUS … #define regBIF_CFG_DEV0_EPF0_VF9_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF9_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF9_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF9_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF9_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF9_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_HEADER … #define regBIF_CFG_DEV0_EPF0_VF9_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_BIST … #define regBIF_CFG_DEV0_EPF0_VF9_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF9_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF9_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF9_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF9_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF9_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF9_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF9_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF9_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF9_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF9_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF9_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF9_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF9_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF9_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF9_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp // base address: 0x1016a000 #define regBIF_CFG_DEV0_EPF0_VF10_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF10_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF10_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_STATUS … #define regBIF_CFG_DEV0_EPF0_VF10_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF10_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF10_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF10_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF10_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF10_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_HEADER … #define regBIF_CFG_DEV0_EPF0_VF10_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_BIST … #define regBIF_CFG_DEV0_EPF0_VF10_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF10_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF10_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF10_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF10_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF10_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF10_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF10_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF10_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF10_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF10_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF10_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF10_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF10_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF10_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF10_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp // base address: 0x1016b000 #define regBIF_CFG_DEV0_EPF0_VF11_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF11_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF11_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_STATUS … #define regBIF_CFG_DEV0_EPF0_VF11_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF11_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF11_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF11_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF11_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF11_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_HEADER … #define regBIF_CFG_DEV0_EPF0_VF11_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_BIST … #define regBIF_CFG_DEV0_EPF0_VF11_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF11_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF11_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF11_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF11_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF11_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF11_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF11_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF11_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF11_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF11_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF11_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF11_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF11_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF11_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF11_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp // base address: 0x1016c000 #define regBIF_CFG_DEV0_EPF0_VF12_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF12_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF12_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_STATUS … #define regBIF_CFG_DEV0_EPF0_VF12_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF12_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF12_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF12_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF12_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF12_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_HEADER … #define regBIF_CFG_DEV0_EPF0_VF12_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_BIST … #define regBIF_CFG_DEV0_EPF0_VF12_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF12_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF12_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF12_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF12_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF12_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF12_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF12_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF12_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF12_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF12_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF12_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF12_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF12_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF12_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF12_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp // base address: 0x1016d000 #define regBIF_CFG_DEV0_EPF0_VF13_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF13_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF13_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_STATUS … #define regBIF_CFG_DEV0_EPF0_VF13_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF13_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF13_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF13_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF13_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF13_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_HEADER … #define regBIF_CFG_DEV0_EPF0_VF13_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_BIST … #define regBIF_CFG_DEV0_EPF0_VF13_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF13_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF13_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF13_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF13_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF13_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF13_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF13_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF13_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF13_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF13_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF13_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF13_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF13_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF13_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF13_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp // base address: 0x1016e000 #define regBIF_CFG_DEV0_EPF0_VF14_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF14_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF14_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_STATUS … #define regBIF_CFG_DEV0_EPF0_VF14_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF14_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF14_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF14_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF14_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF14_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_HEADER … #define regBIF_CFG_DEV0_EPF0_VF14_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_BIST … #define regBIF_CFG_DEV0_EPF0_VF14_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF14_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF14_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF14_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF14_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF14_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF14_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF14_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF14_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF14_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF14_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF14_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF14_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF14_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF14_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF14_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp // base address: 0x1016f000 #define regBIF_CFG_DEV0_EPF0_VF15_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_VF15_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_COMMAND … #define regBIF_CFG_DEV0_EPF0_VF15_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_STATUS … #define regBIF_CFG_DEV0_EPF0_VF15_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_VF15_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_VF15_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_VF15_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_VF15_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF15_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_HEADER … #define regBIF_CFG_DEV0_EPF0_VF15_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_BIST … #define regBIF_CFG_DEV0_EPF0_VF15_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF0_VF15_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_VF15_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_VF15_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_VF15_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_VF15_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_VF15_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_VF15_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_VF15_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF15_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_VF15_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_VF15_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF15_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_VF15_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_VF15_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_VF15_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp // base address: 0x10141000 #define regBIF_CFG_DEV0_EPF1_VENDOR_ID … #define regBIF_CFG_DEV0_EPF1_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_DEVICE_ID … #define regBIF_CFG_DEV0_EPF1_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_COMMAND … #define regBIF_CFG_DEV0_EPF1_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_STATUS … #define regBIF_CFG_DEV0_EPF1_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_REVISION_ID … #define regBIF_CFG_DEV0_EPF1_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF1_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_SUB_CLASS … #define regBIF_CFG_DEV0_EPF1_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_BASE_CLASS … #define regBIF_CFG_DEV0_EPF1_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_CACHE_LINE … #define regBIF_CFG_DEV0_EPF1_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_LATENCY … #define regBIF_CFG_DEV0_EPF1_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_HEADER … #define regBIF_CFG_DEV0_EPF1_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_BIST … #define regBIF_CFG_DEV0_EPF1_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF1_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF1_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF1_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF1_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_CAP_PTR … #define regBIF_CFG_DEV0_EPF1_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF1_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF1_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MIN_GRANT … #define regBIF_CFG_DEV0_EPF1_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF1_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF1_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PMI_CAP … #define regBIF_CFG_DEV0_EPF1_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF1_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF1_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF1_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_LINK_CAP … #define regBIF_CFG_DEV0_EPF1_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_LINK_CNTL … #define regBIF_CFG_DEV0_EPF1_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_LINK_STATUS … #define regBIF_CFG_DEV0_EPF1_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF1_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF1_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF1_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF1_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF1_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF1_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_MASK … #define regBIF_CFG_DEV0_EPF1_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF1_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF1_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_PENDING … #define regBIF_CFG_DEV0_EPF1_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF1_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF1_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_MSIX_PBA … #define regBIF_CFG_DEV0_EPF1_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW1 … #define regBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW2 … #define regBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV0_EPF1_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0 … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR1 … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_RCV0 … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_RCV0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_RCV1 … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_RCV1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL0 … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL1 … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define regBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_LTR_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_LTR_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_STATUS … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_INITIAL_VFS … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_INITIAL_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_TOTAL_VFS … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_TOTAL_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_NUM_VFS … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_NUM_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FUNC_DEP_LINK … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FIRST_VF_OFFSET … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_STRIDE … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_STRIDE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_DEVICE_ID … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_0 … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define regBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp // base address: 0x10142000 #define regBIF_CFG_DEV0_EPF2_VENDOR_ID … #define regBIF_CFG_DEV0_EPF2_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_DEVICE_ID … #define regBIF_CFG_DEV0_EPF2_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_COMMAND … #define regBIF_CFG_DEV0_EPF2_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_STATUS … #define regBIF_CFG_DEV0_EPF2_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_REVISION_ID … #define regBIF_CFG_DEV0_EPF2_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF2_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_SUB_CLASS … #define regBIF_CFG_DEV0_EPF2_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_BASE_CLASS … #define regBIF_CFG_DEV0_EPF2_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_CACHE_LINE … #define regBIF_CFG_DEV0_EPF2_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_LATENCY … #define regBIF_CFG_DEV0_EPF2_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_HEADER … #define regBIF_CFG_DEV0_EPF2_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_BIST … #define regBIF_CFG_DEV0_EPF2_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF2_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF2_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF2_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF2_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_CAP_PTR … #define regBIF_CFG_DEV0_EPF2_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF2_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF2_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MIN_GRANT … #define regBIF_CFG_DEV0_EPF2_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF2_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF2_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PMI_CAP … #define regBIF_CFG_DEV0_EPF2_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_SBRN … #define regBIF_CFG_DEV0_EPF2_SBRN_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_FLADJ … #define regBIF_CFG_DEV0_EPF2_FLADJ_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_DBESL_DBESLD … #define regBIF_CFG_DEV0_EPF2_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF2_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF2_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF2_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_LINK_CAP … #define regBIF_CFG_DEV0_EPF2_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_LINK_CNTL … #define regBIF_CFG_DEV0_EPF2_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_LINK_STATUS … #define regBIF_CFG_DEV0_EPF2_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF2_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF2_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF2_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF2_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF2_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF2_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_MASK … #define regBIF_CFG_DEV0_EPF2_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF2_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF2_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_PENDING … #define regBIF_CFG_DEV0_EPF2_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF2_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF2_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF2_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_MSIX_PBA … #define regBIF_CFG_DEV0_EPF2_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF2_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp // base address: 0x10143000 #define regBIF_CFG_DEV0_EPF3_VENDOR_ID … #define regBIF_CFG_DEV0_EPF3_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_DEVICE_ID … #define regBIF_CFG_DEV0_EPF3_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_COMMAND … #define regBIF_CFG_DEV0_EPF3_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_STATUS … #define regBIF_CFG_DEV0_EPF3_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_REVISION_ID … #define regBIF_CFG_DEV0_EPF3_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF3_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_SUB_CLASS … #define regBIF_CFG_DEV0_EPF3_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_BASE_CLASS … #define regBIF_CFG_DEV0_EPF3_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_CACHE_LINE … #define regBIF_CFG_DEV0_EPF3_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_LATENCY … #define regBIF_CFG_DEV0_EPF3_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_HEADER … #define regBIF_CFG_DEV0_EPF3_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_BIST … #define regBIF_CFG_DEV0_EPF3_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF3_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_CARDBUS_CIS_PTR … #define regBIF_CFG_DEV0_EPF3_CARDBUS_CIS_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF3_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF3_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_CAP_PTR … #define regBIF_CFG_DEV0_EPF3_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF3_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF3_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MIN_GRANT … #define regBIF_CFG_DEV0_EPF3_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF3_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF3_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PMI_CAP … #define regBIF_CFG_DEV0_EPF3_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_SBRN … #define regBIF_CFG_DEV0_EPF3_SBRN_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_FLADJ … #define regBIF_CFG_DEV0_EPF3_FLADJ_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_DBESL_DBESLD … #define regBIF_CFG_DEV0_EPF3_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF3_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF3_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF3_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_LINK_CAP … #define regBIF_CFG_DEV0_EPF3_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_LINK_CNTL … #define regBIF_CFG_DEV0_EPF3_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_LINK_STATUS … #define regBIF_CFG_DEV0_EPF3_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF3_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF3_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF3_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF3_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF3_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF3_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_MASK … #define regBIF_CFG_DEV0_EPF3_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF3_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF3_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_PENDING … #define regBIF_CFG_DEV0_EPF3_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF3_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF3_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_MSIX_PBA … #define regBIF_CFG_DEV0_EPF3_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF3_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_RCCPORTDEC // base address: 0x10131000 #define regRCC_DEV0_1_RCC_VDM_SUPPORT … #define regRCC_DEV0_1_RCC_VDM_SUPPORT_BASE_IDX … #define regRCC_DEV0_1_RCC_BUS_CNTL … #define regRCC_DEV0_1_RCC_BUS_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_FEATURES_CONTROL_MISC … #define regRCC_DEV0_1_RCC_FEATURES_CONTROL_MISC_BASE_IDX … #define regRCC_DEV0_1_RCC_DEV0_LINK_CNTL … #define regRCC_DEV0_1_RCC_DEV0_LINK_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_CMN_LINK_CNTL … #define regRCC_DEV0_1_RCC_CMN_LINK_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE … #define regRCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE_BASE_IDX … #define regRCC_DEV0_1_RCC_LTR_LSWITCH_CNTL … #define regRCC_DEV0_1_RCC_LTR_LSWITCH_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_MH_ARB_CNTL … #define regRCC_DEV0_1_RCC_MH_ARB_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0 … #define regRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0_BASE_IDX … #define regRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1 … #define regRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_RCCPORTDEC // base address: 0x10131000 #define regRCC_EP_DEV0_1_EP_PCIE_SCRATCH … #define regRCC_EP_DEV0_1_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV0_1_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC … #define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC2 … #define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC2_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED … #define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC // base address: 0x10131000 #define regRCC_DWN_DEV0_1_DN_PCIE_RESERVED … #define regRCC_DWN_DEV0_1_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV0_1_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_CNTL … #define regRCC_DWN_DEV0_1_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_F0 … #define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_F0_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC … #define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2 … #define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC // base address: 0x10131000 #define regRCC_DWNP_DEV0_1_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV0_1_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_1_PCIE_RX_CNTL … #define regRCC_DWNP_DEV0_1_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_1_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV0_1_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV0_1_PCIEP_STRAP_MISC … #define regRCC_DWNP_DEV0_1_PCIEP_STRAP_MISC_BASE_IDX … #define regRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP_BASE_IDX … // base address: 0x10170000 #define regPCIEMSIX_VECT0_ADDR_LO … #define regPCIEMSIX_VECT0_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT0_ADDR_HI … #define regPCIEMSIX_VECT0_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT0_MSG_DATA … #define regPCIEMSIX_VECT0_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT0_CONTROL … #define regPCIEMSIX_VECT0_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT1_ADDR_LO … #define regPCIEMSIX_VECT1_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT1_ADDR_HI … #define regPCIEMSIX_VECT1_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT1_MSG_DATA … #define regPCIEMSIX_VECT1_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT1_CONTROL … #define regPCIEMSIX_VECT1_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT2_ADDR_LO … #define regPCIEMSIX_VECT2_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT2_ADDR_HI … #define regPCIEMSIX_VECT2_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT2_MSG_DATA … #define regPCIEMSIX_VECT2_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT2_CONTROL … #define regPCIEMSIX_VECT2_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT3_ADDR_LO … #define regPCIEMSIX_VECT3_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT3_ADDR_HI … #define regPCIEMSIX_VECT3_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT3_MSG_DATA … #define regPCIEMSIX_VECT3_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT3_CONTROL … #define regPCIEMSIX_VECT3_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT4_ADDR_LO … #define regPCIEMSIX_VECT4_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT4_ADDR_HI … #define regPCIEMSIX_VECT4_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT4_MSG_DATA … #define regPCIEMSIX_VECT4_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT4_CONTROL … #define regPCIEMSIX_VECT4_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT5_ADDR_LO … #define regPCIEMSIX_VECT5_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT5_ADDR_HI … #define regPCIEMSIX_VECT5_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT5_MSG_DATA … #define regPCIEMSIX_VECT5_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT5_CONTROL … #define regPCIEMSIX_VECT5_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT6_ADDR_LO … #define regPCIEMSIX_VECT6_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT6_ADDR_HI … #define regPCIEMSIX_VECT6_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT6_MSG_DATA … #define regPCIEMSIX_VECT6_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT6_CONTROL … #define regPCIEMSIX_VECT6_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT7_ADDR_LO … #define regPCIEMSIX_VECT7_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT7_ADDR_HI … #define regPCIEMSIX_VECT7_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT7_MSG_DATA … #define regPCIEMSIX_VECT7_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT7_CONTROL … #define regPCIEMSIX_VECT7_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT8_ADDR_LO … #define regPCIEMSIX_VECT8_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT8_ADDR_HI … #define regPCIEMSIX_VECT8_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT8_MSG_DATA … #define regPCIEMSIX_VECT8_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT8_CONTROL … #define regPCIEMSIX_VECT8_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT9_ADDR_LO … #define regPCIEMSIX_VECT9_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT9_ADDR_HI … #define regPCIEMSIX_VECT9_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT9_MSG_DATA … #define regPCIEMSIX_VECT9_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT9_CONTROL … #define regPCIEMSIX_VECT9_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT10_ADDR_LO … #define regPCIEMSIX_VECT10_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT10_ADDR_HI … #define regPCIEMSIX_VECT10_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT10_MSG_DATA … #define regPCIEMSIX_VECT10_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT10_CONTROL … #define regPCIEMSIX_VECT10_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT11_ADDR_LO … #define regPCIEMSIX_VECT11_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT11_ADDR_HI … #define regPCIEMSIX_VECT11_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT11_MSG_DATA … #define regPCIEMSIX_VECT11_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT11_CONTROL … #define regPCIEMSIX_VECT11_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT12_ADDR_LO … #define regPCIEMSIX_VECT12_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT12_ADDR_HI … #define regPCIEMSIX_VECT12_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT12_MSG_DATA … #define regPCIEMSIX_VECT12_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT12_CONTROL … #define regPCIEMSIX_VECT12_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT13_ADDR_LO … #define regPCIEMSIX_VECT13_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT13_ADDR_HI … #define regPCIEMSIX_VECT13_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT13_MSG_DATA … #define regPCIEMSIX_VECT13_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT13_CONTROL … #define regPCIEMSIX_VECT13_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT14_ADDR_LO … #define regPCIEMSIX_VECT14_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT14_ADDR_HI … #define regPCIEMSIX_VECT14_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT14_MSG_DATA … #define regPCIEMSIX_VECT14_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT14_CONTROL … #define regPCIEMSIX_VECT14_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT15_ADDR_LO … #define regPCIEMSIX_VECT15_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT15_ADDR_HI … #define regPCIEMSIX_VECT15_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT15_MSG_DATA … #define regPCIEMSIX_VECT15_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT15_CONTROL … #define regPCIEMSIX_VECT15_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT16_ADDR_LO … #define regPCIEMSIX_VECT16_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT16_ADDR_HI … #define regPCIEMSIX_VECT16_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT16_MSG_DATA … #define regPCIEMSIX_VECT16_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT16_CONTROL … #define regPCIEMSIX_VECT16_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT17_ADDR_LO … #define regPCIEMSIX_VECT17_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT17_ADDR_HI … #define regPCIEMSIX_VECT17_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT17_MSG_DATA … #define regPCIEMSIX_VECT17_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT17_CONTROL … #define regPCIEMSIX_VECT17_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT18_ADDR_LO … #define regPCIEMSIX_VECT18_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT18_ADDR_HI … #define regPCIEMSIX_VECT18_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT18_MSG_DATA … #define regPCIEMSIX_VECT18_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT18_CONTROL … #define regPCIEMSIX_VECT18_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT19_ADDR_LO … #define regPCIEMSIX_VECT19_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT19_ADDR_HI … #define regPCIEMSIX_VECT19_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT19_MSG_DATA … #define regPCIEMSIX_VECT19_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT19_CONTROL … #define regPCIEMSIX_VECT19_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT20_ADDR_LO … #define regPCIEMSIX_VECT20_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT20_ADDR_HI … #define regPCIEMSIX_VECT20_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT20_MSG_DATA … #define regPCIEMSIX_VECT20_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT20_CONTROL … #define regPCIEMSIX_VECT20_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT21_ADDR_LO … #define regPCIEMSIX_VECT21_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT21_ADDR_HI … #define regPCIEMSIX_VECT21_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT21_MSG_DATA … #define regPCIEMSIX_VECT21_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT21_CONTROL … #define regPCIEMSIX_VECT21_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT22_ADDR_LO … #define regPCIEMSIX_VECT22_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT22_ADDR_HI … #define regPCIEMSIX_VECT22_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT22_MSG_DATA … #define regPCIEMSIX_VECT22_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT22_CONTROL … #define regPCIEMSIX_VECT22_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT23_ADDR_LO … #define regPCIEMSIX_VECT23_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT23_ADDR_HI … #define regPCIEMSIX_VECT23_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT23_MSG_DATA … #define regPCIEMSIX_VECT23_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT23_CONTROL … #define regPCIEMSIX_VECT23_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT24_ADDR_LO … #define regPCIEMSIX_VECT24_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT24_ADDR_HI … #define regPCIEMSIX_VECT24_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT24_MSG_DATA … #define regPCIEMSIX_VECT24_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT24_CONTROL … #define regPCIEMSIX_VECT24_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT25_ADDR_LO … #define regPCIEMSIX_VECT25_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT25_ADDR_HI … #define regPCIEMSIX_VECT25_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT25_MSG_DATA … #define regPCIEMSIX_VECT25_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT25_CONTROL … #define regPCIEMSIX_VECT25_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT26_ADDR_LO … #define regPCIEMSIX_VECT26_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT26_ADDR_HI … #define regPCIEMSIX_VECT26_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT26_MSG_DATA … #define regPCIEMSIX_VECT26_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT26_CONTROL … #define regPCIEMSIX_VECT26_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT27_ADDR_LO … #define regPCIEMSIX_VECT27_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT27_ADDR_HI … #define regPCIEMSIX_VECT27_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT27_MSG_DATA … #define regPCIEMSIX_VECT27_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT27_CONTROL … #define regPCIEMSIX_VECT27_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT28_ADDR_LO … #define regPCIEMSIX_VECT28_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT28_ADDR_HI … #define regPCIEMSIX_VECT28_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT28_MSG_DATA … #define regPCIEMSIX_VECT28_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT28_CONTROL … #define regPCIEMSIX_VECT28_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT29_ADDR_LO … #define regPCIEMSIX_VECT29_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT29_ADDR_HI … #define regPCIEMSIX_VECT29_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT29_MSG_DATA … #define regPCIEMSIX_VECT29_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT29_CONTROL … #define regPCIEMSIX_VECT29_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT30_ADDR_LO … #define regPCIEMSIX_VECT30_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT30_ADDR_HI … #define regPCIEMSIX_VECT30_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT30_MSG_DATA … #define regPCIEMSIX_VECT30_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT30_CONTROL … #define regPCIEMSIX_VECT30_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT31_ADDR_LO … #define regPCIEMSIX_VECT31_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT31_ADDR_HI … #define regPCIEMSIX_VECT31_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT31_MSG_DATA … #define regPCIEMSIX_VECT31_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT31_CONTROL … #define regPCIEMSIX_VECT31_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT32_ADDR_LO … #define regPCIEMSIX_VECT32_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT32_ADDR_HI … #define regPCIEMSIX_VECT32_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT32_MSG_DATA … #define regPCIEMSIX_VECT32_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT32_CONTROL … #define regPCIEMSIX_VECT32_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT33_ADDR_LO … #define regPCIEMSIX_VECT33_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT33_ADDR_HI … #define regPCIEMSIX_VECT33_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT33_MSG_DATA … #define regPCIEMSIX_VECT33_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT33_CONTROL … #define regPCIEMSIX_VECT33_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT34_ADDR_LO … #define regPCIEMSIX_VECT34_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT34_ADDR_HI … #define regPCIEMSIX_VECT34_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT34_MSG_DATA … #define regPCIEMSIX_VECT34_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT34_CONTROL … #define regPCIEMSIX_VECT34_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT35_ADDR_LO … #define regPCIEMSIX_VECT35_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT35_ADDR_HI … #define regPCIEMSIX_VECT35_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT35_MSG_DATA … #define regPCIEMSIX_VECT35_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT35_CONTROL … #define regPCIEMSIX_VECT35_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT36_ADDR_LO … #define regPCIEMSIX_VECT36_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT36_ADDR_HI … #define regPCIEMSIX_VECT36_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT36_MSG_DATA … #define regPCIEMSIX_VECT36_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT36_CONTROL … #define regPCIEMSIX_VECT36_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT37_ADDR_LO … #define regPCIEMSIX_VECT37_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT37_ADDR_HI … #define regPCIEMSIX_VECT37_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT37_MSG_DATA … #define regPCIEMSIX_VECT37_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT37_CONTROL … #define regPCIEMSIX_VECT37_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT38_ADDR_LO … #define regPCIEMSIX_VECT38_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT38_ADDR_HI … #define regPCIEMSIX_VECT38_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT38_MSG_DATA … #define regPCIEMSIX_VECT38_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT38_CONTROL … #define regPCIEMSIX_VECT38_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT39_ADDR_LO … #define regPCIEMSIX_VECT39_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT39_ADDR_HI … #define regPCIEMSIX_VECT39_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT39_MSG_DATA … #define regPCIEMSIX_VECT39_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT39_CONTROL … #define regPCIEMSIX_VECT39_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT40_ADDR_LO … #define regPCIEMSIX_VECT40_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT40_ADDR_HI … #define regPCIEMSIX_VECT40_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT40_MSG_DATA … #define regPCIEMSIX_VECT40_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT40_CONTROL … #define regPCIEMSIX_VECT40_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT41_ADDR_LO … #define regPCIEMSIX_VECT41_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT41_ADDR_HI … #define regPCIEMSIX_VECT41_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT41_MSG_DATA … #define regPCIEMSIX_VECT41_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT41_CONTROL … #define regPCIEMSIX_VECT41_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT42_ADDR_LO … #define regPCIEMSIX_VECT42_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT42_ADDR_HI … #define regPCIEMSIX_VECT42_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT42_MSG_DATA … #define regPCIEMSIX_VECT42_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT42_CONTROL … #define regPCIEMSIX_VECT42_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT43_ADDR_LO … #define regPCIEMSIX_VECT43_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT43_ADDR_HI … #define regPCIEMSIX_VECT43_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT43_MSG_DATA … #define regPCIEMSIX_VECT43_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT43_CONTROL … #define regPCIEMSIX_VECT43_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT44_ADDR_LO … #define regPCIEMSIX_VECT44_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT44_ADDR_HI … #define regPCIEMSIX_VECT44_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT44_MSG_DATA … #define regPCIEMSIX_VECT44_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT44_CONTROL … #define regPCIEMSIX_VECT44_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT45_ADDR_LO … #define regPCIEMSIX_VECT45_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT45_ADDR_HI … #define regPCIEMSIX_VECT45_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT45_MSG_DATA … #define regPCIEMSIX_VECT45_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT45_CONTROL … #define regPCIEMSIX_VECT45_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT46_ADDR_LO … #define regPCIEMSIX_VECT46_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT46_ADDR_HI … #define regPCIEMSIX_VECT46_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT46_MSG_DATA … #define regPCIEMSIX_VECT46_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT46_CONTROL … #define regPCIEMSIX_VECT46_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT47_ADDR_LO … #define regPCIEMSIX_VECT47_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT47_ADDR_HI … #define regPCIEMSIX_VECT47_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT47_MSG_DATA … #define regPCIEMSIX_VECT47_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT47_CONTROL … #define regPCIEMSIX_VECT47_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT48_ADDR_LO … #define regPCIEMSIX_VECT48_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT48_ADDR_HI … #define regPCIEMSIX_VECT48_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT48_MSG_DATA … #define regPCIEMSIX_VECT48_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT48_CONTROL … #define regPCIEMSIX_VECT48_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT49_ADDR_LO … #define regPCIEMSIX_VECT49_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT49_ADDR_HI … #define regPCIEMSIX_VECT49_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT49_MSG_DATA … #define regPCIEMSIX_VECT49_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT49_CONTROL … #define regPCIEMSIX_VECT49_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT50_ADDR_LO … #define regPCIEMSIX_VECT50_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT50_ADDR_HI … #define regPCIEMSIX_VECT50_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT50_MSG_DATA … #define regPCIEMSIX_VECT50_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT50_CONTROL … #define regPCIEMSIX_VECT50_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT51_ADDR_LO … #define regPCIEMSIX_VECT51_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT51_ADDR_HI … #define regPCIEMSIX_VECT51_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT51_MSG_DATA … #define regPCIEMSIX_VECT51_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT51_CONTROL … #define regPCIEMSIX_VECT51_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT52_ADDR_LO … #define regPCIEMSIX_VECT52_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT52_ADDR_HI … #define regPCIEMSIX_VECT52_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT52_MSG_DATA … #define regPCIEMSIX_VECT52_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT52_CONTROL … #define regPCIEMSIX_VECT52_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT53_ADDR_LO … #define regPCIEMSIX_VECT53_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT53_ADDR_HI … #define regPCIEMSIX_VECT53_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT53_MSG_DATA … #define regPCIEMSIX_VECT53_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT53_CONTROL … #define regPCIEMSIX_VECT53_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT54_ADDR_LO … #define regPCIEMSIX_VECT54_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT54_ADDR_HI … #define regPCIEMSIX_VECT54_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT54_MSG_DATA … #define regPCIEMSIX_VECT54_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT54_CONTROL … #define regPCIEMSIX_VECT54_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT55_ADDR_LO … #define regPCIEMSIX_VECT55_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT55_ADDR_HI … #define regPCIEMSIX_VECT55_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT55_MSG_DATA … #define regPCIEMSIX_VECT55_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT55_CONTROL … #define regPCIEMSIX_VECT55_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT56_ADDR_LO … #define regPCIEMSIX_VECT56_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT56_ADDR_HI … #define regPCIEMSIX_VECT56_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT56_MSG_DATA … #define regPCIEMSIX_VECT56_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT56_CONTROL … #define regPCIEMSIX_VECT56_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT57_ADDR_LO … #define regPCIEMSIX_VECT57_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT57_ADDR_HI … #define regPCIEMSIX_VECT57_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT57_MSG_DATA … #define regPCIEMSIX_VECT57_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT57_CONTROL … #define regPCIEMSIX_VECT57_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT58_ADDR_LO … #define regPCIEMSIX_VECT58_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT58_ADDR_HI … #define regPCIEMSIX_VECT58_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT58_MSG_DATA … #define regPCIEMSIX_VECT58_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT58_CONTROL … #define regPCIEMSIX_VECT58_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT59_ADDR_LO … #define regPCIEMSIX_VECT59_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT59_ADDR_HI … #define regPCIEMSIX_VECT59_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT59_MSG_DATA … #define regPCIEMSIX_VECT59_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT59_CONTROL … #define regPCIEMSIX_VECT59_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT60_ADDR_LO … #define regPCIEMSIX_VECT60_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT60_ADDR_HI … #define regPCIEMSIX_VECT60_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT60_MSG_DATA … #define regPCIEMSIX_VECT60_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT60_CONTROL … #define regPCIEMSIX_VECT60_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT61_ADDR_LO … #define regPCIEMSIX_VECT61_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT61_ADDR_HI … #define regPCIEMSIX_VECT61_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT61_MSG_DATA … #define regPCIEMSIX_VECT61_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT61_CONTROL … #define regPCIEMSIX_VECT61_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT62_ADDR_LO … #define regPCIEMSIX_VECT62_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT62_ADDR_HI … #define regPCIEMSIX_VECT62_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT62_MSG_DATA … #define regPCIEMSIX_VECT62_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT62_CONTROL … #define regPCIEMSIX_VECT62_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT63_ADDR_LO … #define regPCIEMSIX_VECT63_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT63_ADDR_HI … #define regPCIEMSIX_VECT63_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT63_MSG_DATA … #define regPCIEMSIX_VECT63_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT63_CONTROL … #define regPCIEMSIX_VECT63_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT64_ADDR_LO … #define regPCIEMSIX_VECT64_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT64_ADDR_HI … #define regPCIEMSIX_VECT64_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT64_MSG_DATA … #define regPCIEMSIX_VECT64_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT64_CONTROL … #define regPCIEMSIX_VECT64_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT65_ADDR_LO … #define regPCIEMSIX_VECT65_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT65_ADDR_HI … #define regPCIEMSIX_VECT65_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT65_MSG_DATA … #define regPCIEMSIX_VECT65_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT65_CONTROL … #define regPCIEMSIX_VECT65_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT66_ADDR_LO … #define regPCIEMSIX_VECT66_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT66_ADDR_HI … #define regPCIEMSIX_VECT66_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT66_MSG_DATA … #define regPCIEMSIX_VECT66_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT66_CONTROL … #define regPCIEMSIX_VECT66_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT67_ADDR_LO … #define regPCIEMSIX_VECT67_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT67_ADDR_HI … #define regPCIEMSIX_VECT67_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT67_MSG_DATA … #define regPCIEMSIX_VECT67_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT67_CONTROL … #define regPCIEMSIX_VECT67_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT68_ADDR_LO … #define regPCIEMSIX_VECT68_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT68_ADDR_HI … #define regPCIEMSIX_VECT68_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT68_MSG_DATA … #define regPCIEMSIX_VECT68_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT68_CONTROL … #define regPCIEMSIX_VECT68_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT69_ADDR_LO … #define regPCIEMSIX_VECT69_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT69_ADDR_HI … #define regPCIEMSIX_VECT69_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT69_MSG_DATA … #define regPCIEMSIX_VECT69_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT69_CONTROL … #define regPCIEMSIX_VECT69_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT70_ADDR_LO … #define regPCIEMSIX_VECT70_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT70_ADDR_HI … #define regPCIEMSIX_VECT70_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT70_MSG_DATA … #define regPCIEMSIX_VECT70_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT70_CONTROL … #define regPCIEMSIX_VECT70_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT71_ADDR_LO … #define regPCIEMSIX_VECT71_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT71_ADDR_HI … #define regPCIEMSIX_VECT71_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT71_MSG_DATA … #define regPCIEMSIX_VECT71_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT71_CONTROL … #define regPCIEMSIX_VECT71_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT72_ADDR_LO … #define regPCIEMSIX_VECT72_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT72_ADDR_HI … #define regPCIEMSIX_VECT72_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT72_MSG_DATA … #define regPCIEMSIX_VECT72_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT72_CONTROL … #define regPCIEMSIX_VECT72_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT73_ADDR_LO … #define regPCIEMSIX_VECT73_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT73_ADDR_HI … #define regPCIEMSIX_VECT73_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT73_MSG_DATA … #define regPCIEMSIX_VECT73_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT73_CONTROL … #define regPCIEMSIX_VECT73_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT74_ADDR_LO … #define regPCIEMSIX_VECT74_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT74_ADDR_HI … #define regPCIEMSIX_VECT74_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT74_MSG_DATA … #define regPCIEMSIX_VECT74_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT74_CONTROL … #define regPCIEMSIX_VECT74_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT75_ADDR_LO … #define regPCIEMSIX_VECT75_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT75_ADDR_HI … #define regPCIEMSIX_VECT75_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT75_MSG_DATA … #define regPCIEMSIX_VECT75_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT75_CONTROL … #define regPCIEMSIX_VECT75_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT76_ADDR_LO … #define regPCIEMSIX_VECT76_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT76_ADDR_HI … #define regPCIEMSIX_VECT76_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT76_MSG_DATA … #define regPCIEMSIX_VECT76_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT76_CONTROL … #define regPCIEMSIX_VECT76_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT77_ADDR_LO … #define regPCIEMSIX_VECT77_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT77_ADDR_HI … #define regPCIEMSIX_VECT77_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT77_MSG_DATA … #define regPCIEMSIX_VECT77_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT77_CONTROL … #define regPCIEMSIX_VECT77_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT78_ADDR_LO … #define regPCIEMSIX_VECT78_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT78_ADDR_HI … #define regPCIEMSIX_VECT78_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT78_MSG_DATA … #define regPCIEMSIX_VECT78_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT78_CONTROL … #define regPCIEMSIX_VECT78_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT79_ADDR_LO … #define regPCIEMSIX_VECT79_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT79_ADDR_HI … #define regPCIEMSIX_VECT79_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT79_MSG_DATA … #define regPCIEMSIX_VECT79_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT79_CONTROL … #define regPCIEMSIX_VECT79_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT80_ADDR_LO … #define regPCIEMSIX_VECT80_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT80_ADDR_HI … #define regPCIEMSIX_VECT80_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT80_MSG_DATA … #define regPCIEMSIX_VECT80_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT80_CONTROL … #define regPCIEMSIX_VECT80_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT81_ADDR_LO … #define regPCIEMSIX_VECT81_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT81_ADDR_HI … #define regPCIEMSIX_VECT81_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT81_MSG_DATA … #define regPCIEMSIX_VECT81_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT81_CONTROL … #define regPCIEMSIX_VECT81_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT82_ADDR_LO … #define regPCIEMSIX_VECT82_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT82_ADDR_HI … #define regPCIEMSIX_VECT82_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT82_MSG_DATA … #define regPCIEMSIX_VECT82_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT82_CONTROL … #define regPCIEMSIX_VECT82_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT83_ADDR_LO … #define regPCIEMSIX_VECT83_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT83_ADDR_HI … #define regPCIEMSIX_VECT83_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT83_MSG_DATA … #define regPCIEMSIX_VECT83_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT83_CONTROL … #define regPCIEMSIX_VECT83_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT84_ADDR_LO … #define regPCIEMSIX_VECT84_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT84_ADDR_HI … #define regPCIEMSIX_VECT84_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT84_MSG_DATA … #define regPCIEMSIX_VECT84_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT84_CONTROL … #define regPCIEMSIX_VECT84_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT85_ADDR_LO … #define regPCIEMSIX_VECT85_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT85_ADDR_HI … #define regPCIEMSIX_VECT85_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT85_MSG_DATA … #define regPCIEMSIX_VECT85_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT85_CONTROL … #define regPCIEMSIX_VECT85_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT86_ADDR_LO … #define regPCIEMSIX_VECT86_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT86_ADDR_HI … #define regPCIEMSIX_VECT86_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT86_MSG_DATA … #define regPCIEMSIX_VECT86_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT86_CONTROL … #define regPCIEMSIX_VECT86_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT87_ADDR_LO … #define regPCIEMSIX_VECT87_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT87_ADDR_HI … #define regPCIEMSIX_VECT87_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT87_MSG_DATA … #define regPCIEMSIX_VECT87_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT87_CONTROL … #define regPCIEMSIX_VECT87_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT88_ADDR_LO … #define regPCIEMSIX_VECT88_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT88_ADDR_HI … #define regPCIEMSIX_VECT88_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT88_MSG_DATA … #define regPCIEMSIX_VECT88_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT88_CONTROL … #define regPCIEMSIX_VECT88_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT89_ADDR_LO … #define regPCIEMSIX_VECT89_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT89_ADDR_HI … #define regPCIEMSIX_VECT89_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT89_MSG_DATA … #define regPCIEMSIX_VECT89_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT89_CONTROL … #define regPCIEMSIX_VECT89_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT90_ADDR_LO … #define regPCIEMSIX_VECT90_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT90_ADDR_HI … #define regPCIEMSIX_VECT90_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT90_MSG_DATA … #define regPCIEMSIX_VECT90_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT90_CONTROL … #define regPCIEMSIX_VECT90_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT91_ADDR_LO … #define regPCIEMSIX_VECT91_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT91_ADDR_HI … #define regPCIEMSIX_VECT91_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT91_MSG_DATA … #define regPCIEMSIX_VECT91_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT91_CONTROL … #define regPCIEMSIX_VECT91_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT92_ADDR_LO … #define regPCIEMSIX_VECT92_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT92_ADDR_HI … #define regPCIEMSIX_VECT92_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT92_MSG_DATA … #define regPCIEMSIX_VECT92_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT92_CONTROL … #define regPCIEMSIX_VECT92_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT93_ADDR_LO … #define regPCIEMSIX_VECT93_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT93_ADDR_HI … #define regPCIEMSIX_VECT93_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT93_MSG_DATA … #define regPCIEMSIX_VECT93_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT93_CONTROL … #define regPCIEMSIX_VECT93_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT94_ADDR_LO … #define regPCIEMSIX_VECT94_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT94_ADDR_HI … #define regPCIEMSIX_VECT94_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT94_MSG_DATA … #define regPCIEMSIX_VECT94_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT94_CONTROL … #define regPCIEMSIX_VECT94_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT95_ADDR_LO … #define regPCIEMSIX_VECT95_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT95_ADDR_HI … #define regPCIEMSIX_VECT95_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT95_MSG_DATA … #define regPCIEMSIX_VECT95_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT95_CONTROL … #define regPCIEMSIX_VECT95_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT96_ADDR_LO … #define regPCIEMSIX_VECT96_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT96_ADDR_HI … #define regPCIEMSIX_VECT96_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT96_MSG_DATA … #define regPCIEMSIX_VECT96_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT96_CONTROL … #define regPCIEMSIX_VECT96_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT97_ADDR_LO … #define regPCIEMSIX_VECT97_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT97_ADDR_HI … #define regPCIEMSIX_VECT97_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT97_MSG_DATA … #define regPCIEMSIX_VECT97_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT97_CONTROL … #define regPCIEMSIX_VECT97_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT98_ADDR_LO … #define regPCIEMSIX_VECT98_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT98_ADDR_HI … #define regPCIEMSIX_VECT98_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT98_MSG_DATA … #define regPCIEMSIX_VECT98_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT98_CONTROL … #define regPCIEMSIX_VECT98_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT99_ADDR_LO … #define regPCIEMSIX_VECT99_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT99_ADDR_HI … #define regPCIEMSIX_VECT99_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT99_MSG_DATA … #define regPCIEMSIX_VECT99_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT99_CONTROL … #define regPCIEMSIX_VECT99_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT100_ADDR_LO … #define regPCIEMSIX_VECT100_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT100_ADDR_HI … #define regPCIEMSIX_VECT100_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT100_MSG_DATA … #define regPCIEMSIX_VECT100_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT100_CONTROL … #define regPCIEMSIX_VECT100_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT101_ADDR_LO … #define regPCIEMSIX_VECT101_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT101_ADDR_HI … #define regPCIEMSIX_VECT101_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT101_MSG_DATA … #define regPCIEMSIX_VECT101_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT101_CONTROL … #define regPCIEMSIX_VECT101_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT102_ADDR_LO … #define regPCIEMSIX_VECT102_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT102_ADDR_HI … #define regPCIEMSIX_VECT102_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT102_MSG_DATA … #define regPCIEMSIX_VECT102_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT102_CONTROL … #define regPCIEMSIX_VECT102_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT103_ADDR_LO … #define regPCIEMSIX_VECT103_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT103_ADDR_HI … #define regPCIEMSIX_VECT103_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT103_MSG_DATA … #define regPCIEMSIX_VECT103_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT103_CONTROL … #define regPCIEMSIX_VECT103_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT104_ADDR_LO … #define regPCIEMSIX_VECT104_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT104_ADDR_HI … #define regPCIEMSIX_VECT104_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT104_MSG_DATA … #define regPCIEMSIX_VECT104_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT104_CONTROL … #define regPCIEMSIX_VECT104_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT105_ADDR_LO … #define regPCIEMSIX_VECT105_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT105_ADDR_HI … #define regPCIEMSIX_VECT105_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT105_MSG_DATA … #define regPCIEMSIX_VECT105_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT105_CONTROL … #define regPCIEMSIX_VECT105_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT106_ADDR_LO … #define regPCIEMSIX_VECT106_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT106_ADDR_HI … #define regPCIEMSIX_VECT106_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT106_MSG_DATA … #define regPCIEMSIX_VECT106_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT106_CONTROL … #define regPCIEMSIX_VECT106_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT107_ADDR_LO … #define regPCIEMSIX_VECT107_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT107_ADDR_HI … #define regPCIEMSIX_VECT107_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT107_MSG_DATA … #define regPCIEMSIX_VECT107_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT107_CONTROL … #define regPCIEMSIX_VECT107_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT108_ADDR_LO … #define regPCIEMSIX_VECT108_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT108_ADDR_HI … #define regPCIEMSIX_VECT108_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT108_MSG_DATA … #define regPCIEMSIX_VECT108_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT108_CONTROL … #define regPCIEMSIX_VECT108_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT109_ADDR_LO … #define regPCIEMSIX_VECT109_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT109_ADDR_HI … #define regPCIEMSIX_VECT109_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT109_MSG_DATA … #define regPCIEMSIX_VECT109_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT109_CONTROL … #define regPCIEMSIX_VECT109_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT110_ADDR_LO … #define regPCIEMSIX_VECT110_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT110_ADDR_HI … #define regPCIEMSIX_VECT110_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT110_MSG_DATA … #define regPCIEMSIX_VECT110_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT110_CONTROL … #define regPCIEMSIX_VECT110_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT111_ADDR_LO … #define regPCIEMSIX_VECT111_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT111_ADDR_HI … #define regPCIEMSIX_VECT111_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT111_MSG_DATA … #define regPCIEMSIX_VECT111_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT111_CONTROL … #define regPCIEMSIX_VECT111_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT112_ADDR_LO … #define regPCIEMSIX_VECT112_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT112_ADDR_HI … #define regPCIEMSIX_VECT112_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT112_MSG_DATA … #define regPCIEMSIX_VECT112_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT112_CONTROL … #define regPCIEMSIX_VECT112_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT113_ADDR_LO … #define regPCIEMSIX_VECT113_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT113_ADDR_HI … #define regPCIEMSIX_VECT113_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT113_MSG_DATA … #define regPCIEMSIX_VECT113_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT113_CONTROL … #define regPCIEMSIX_VECT113_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT114_ADDR_LO … #define regPCIEMSIX_VECT114_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT114_ADDR_HI … #define regPCIEMSIX_VECT114_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT114_MSG_DATA … #define regPCIEMSIX_VECT114_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT114_CONTROL … #define regPCIEMSIX_VECT114_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT115_ADDR_LO … #define regPCIEMSIX_VECT115_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT115_ADDR_HI … #define regPCIEMSIX_VECT115_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT115_MSG_DATA … #define regPCIEMSIX_VECT115_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT115_CONTROL … #define regPCIEMSIX_VECT115_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT116_ADDR_LO … #define regPCIEMSIX_VECT116_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT116_ADDR_HI … #define regPCIEMSIX_VECT116_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT116_MSG_DATA … #define regPCIEMSIX_VECT116_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT116_CONTROL … #define regPCIEMSIX_VECT116_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT117_ADDR_LO … #define regPCIEMSIX_VECT117_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT117_ADDR_HI … #define regPCIEMSIX_VECT117_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT117_MSG_DATA … #define regPCIEMSIX_VECT117_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT117_CONTROL … #define regPCIEMSIX_VECT117_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT118_ADDR_LO … #define regPCIEMSIX_VECT118_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT118_ADDR_HI … #define regPCIEMSIX_VECT118_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT118_MSG_DATA … #define regPCIEMSIX_VECT118_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT118_CONTROL … #define regPCIEMSIX_VECT118_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT119_ADDR_LO … #define regPCIEMSIX_VECT119_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT119_ADDR_HI … #define regPCIEMSIX_VECT119_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT119_MSG_DATA … #define regPCIEMSIX_VECT119_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT119_CONTROL … #define regPCIEMSIX_VECT119_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT120_ADDR_LO … #define regPCIEMSIX_VECT120_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT120_ADDR_HI … #define regPCIEMSIX_VECT120_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT120_MSG_DATA … #define regPCIEMSIX_VECT120_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT120_CONTROL … #define regPCIEMSIX_VECT120_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT121_ADDR_LO … #define regPCIEMSIX_VECT121_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT121_ADDR_HI … #define regPCIEMSIX_VECT121_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT121_MSG_DATA … #define regPCIEMSIX_VECT121_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT121_CONTROL … #define regPCIEMSIX_VECT121_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT122_ADDR_LO … #define regPCIEMSIX_VECT122_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT122_ADDR_HI … #define regPCIEMSIX_VECT122_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT122_MSG_DATA … #define regPCIEMSIX_VECT122_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT122_CONTROL … #define regPCIEMSIX_VECT122_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT123_ADDR_LO … #define regPCIEMSIX_VECT123_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT123_ADDR_HI … #define regPCIEMSIX_VECT123_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT123_MSG_DATA … #define regPCIEMSIX_VECT123_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT123_CONTROL … #define regPCIEMSIX_VECT123_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT124_ADDR_LO … #define regPCIEMSIX_VECT124_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT124_ADDR_HI … #define regPCIEMSIX_VECT124_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT124_MSG_DATA … #define regPCIEMSIX_VECT124_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT124_CONTROL … #define regPCIEMSIX_VECT124_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT125_ADDR_LO … #define regPCIEMSIX_VECT125_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT125_ADDR_HI … #define regPCIEMSIX_VECT125_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT125_MSG_DATA … #define regPCIEMSIX_VECT125_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT125_CONTROL … #define regPCIEMSIX_VECT125_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT126_ADDR_LO … #define regPCIEMSIX_VECT126_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT126_ADDR_HI … #define regPCIEMSIX_VECT126_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT126_MSG_DATA … #define regPCIEMSIX_VECT126_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT126_CONTROL … #define regPCIEMSIX_VECT126_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT127_ADDR_LO … #define regPCIEMSIX_VECT127_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT127_ADDR_HI … #define regPCIEMSIX_VECT127_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT127_MSG_DATA … #define regPCIEMSIX_VECT127_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT127_CONTROL … #define regPCIEMSIX_VECT127_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT128_ADDR_LO … #define regPCIEMSIX_VECT128_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT128_ADDR_HI … #define regPCIEMSIX_VECT128_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT128_MSG_DATA … #define regPCIEMSIX_VECT128_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT128_CONTROL … #define regPCIEMSIX_VECT128_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT129_ADDR_LO … #define regPCIEMSIX_VECT129_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT129_ADDR_HI … #define regPCIEMSIX_VECT129_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT129_MSG_DATA … #define regPCIEMSIX_VECT129_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT129_CONTROL … #define regPCIEMSIX_VECT129_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT130_ADDR_LO … #define regPCIEMSIX_VECT130_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT130_ADDR_HI … #define regPCIEMSIX_VECT130_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT130_MSG_DATA … #define regPCIEMSIX_VECT130_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT130_CONTROL … #define regPCIEMSIX_VECT130_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT131_ADDR_LO … #define regPCIEMSIX_VECT131_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT131_ADDR_HI … #define regPCIEMSIX_VECT131_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT131_MSG_DATA … #define regPCIEMSIX_VECT131_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT131_CONTROL … #define regPCIEMSIX_VECT131_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT132_ADDR_LO … #define regPCIEMSIX_VECT132_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT132_ADDR_HI … #define regPCIEMSIX_VECT132_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT132_MSG_DATA … #define regPCIEMSIX_VECT132_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT132_CONTROL … #define regPCIEMSIX_VECT132_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT133_ADDR_LO … #define regPCIEMSIX_VECT133_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT133_ADDR_HI … #define regPCIEMSIX_VECT133_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT133_MSG_DATA … #define regPCIEMSIX_VECT133_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT133_CONTROL … #define regPCIEMSIX_VECT133_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT134_ADDR_LO … #define regPCIEMSIX_VECT134_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT134_ADDR_HI … #define regPCIEMSIX_VECT134_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT134_MSG_DATA … #define regPCIEMSIX_VECT134_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT134_CONTROL … #define regPCIEMSIX_VECT134_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT135_ADDR_LO … #define regPCIEMSIX_VECT135_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT135_ADDR_HI … #define regPCIEMSIX_VECT135_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT135_MSG_DATA … #define regPCIEMSIX_VECT135_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT135_CONTROL … #define regPCIEMSIX_VECT135_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT136_ADDR_LO … #define regPCIEMSIX_VECT136_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT136_ADDR_HI … #define regPCIEMSIX_VECT136_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT136_MSG_DATA … #define regPCIEMSIX_VECT136_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT136_CONTROL … #define regPCIEMSIX_VECT136_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT137_ADDR_LO … #define regPCIEMSIX_VECT137_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT137_ADDR_HI … #define regPCIEMSIX_VECT137_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT137_MSG_DATA … #define regPCIEMSIX_VECT137_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT137_CONTROL … #define regPCIEMSIX_VECT137_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT138_ADDR_LO … #define regPCIEMSIX_VECT138_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT138_ADDR_HI … #define regPCIEMSIX_VECT138_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT138_MSG_DATA … #define regPCIEMSIX_VECT138_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT138_CONTROL … #define regPCIEMSIX_VECT138_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT139_ADDR_LO … #define regPCIEMSIX_VECT139_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT139_ADDR_HI … #define regPCIEMSIX_VECT139_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT139_MSG_DATA … #define regPCIEMSIX_VECT139_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT139_CONTROL … #define regPCIEMSIX_VECT139_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT140_ADDR_LO … #define regPCIEMSIX_VECT140_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT140_ADDR_HI … #define regPCIEMSIX_VECT140_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT140_MSG_DATA … #define regPCIEMSIX_VECT140_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT140_CONTROL … #define regPCIEMSIX_VECT140_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT141_ADDR_LO … #define regPCIEMSIX_VECT141_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT141_ADDR_HI … #define regPCIEMSIX_VECT141_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT141_MSG_DATA … #define regPCIEMSIX_VECT141_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT141_CONTROL … #define regPCIEMSIX_VECT141_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT142_ADDR_LO … #define regPCIEMSIX_VECT142_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT142_ADDR_HI … #define regPCIEMSIX_VECT142_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT142_MSG_DATA … #define regPCIEMSIX_VECT142_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT142_CONTROL … #define regPCIEMSIX_VECT142_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT143_ADDR_LO … #define regPCIEMSIX_VECT143_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT143_ADDR_HI … #define regPCIEMSIX_VECT143_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT143_MSG_DATA … #define regPCIEMSIX_VECT143_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT143_CONTROL … #define regPCIEMSIX_VECT143_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT144_ADDR_LO … #define regPCIEMSIX_VECT144_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT144_ADDR_HI … #define regPCIEMSIX_VECT144_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT144_MSG_DATA … #define regPCIEMSIX_VECT144_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT144_CONTROL … #define regPCIEMSIX_VECT144_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT145_ADDR_LO … #define regPCIEMSIX_VECT145_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT145_ADDR_HI … #define regPCIEMSIX_VECT145_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT145_MSG_DATA … #define regPCIEMSIX_VECT145_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT145_CONTROL … #define regPCIEMSIX_VECT145_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT146_ADDR_LO … #define regPCIEMSIX_VECT146_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT146_ADDR_HI … #define regPCIEMSIX_VECT146_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT146_MSG_DATA … #define regPCIEMSIX_VECT146_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT146_CONTROL … #define regPCIEMSIX_VECT146_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT147_ADDR_LO … #define regPCIEMSIX_VECT147_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT147_ADDR_HI … #define regPCIEMSIX_VECT147_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT147_MSG_DATA … #define regPCIEMSIX_VECT147_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT147_CONTROL … #define regPCIEMSIX_VECT147_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT148_ADDR_LO … #define regPCIEMSIX_VECT148_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT148_ADDR_HI … #define regPCIEMSIX_VECT148_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT148_MSG_DATA … #define regPCIEMSIX_VECT148_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT148_CONTROL … #define regPCIEMSIX_VECT148_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT149_ADDR_LO … #define regPCIEMSIX_VECT149_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT149_ADDR_HI … #define regPCIEMSIX_VECT149_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT149_MSG_DATA … #define regPCIEMSIX_VECT149_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT149_CONTROL … #define regPCIEMSIX_VECT149_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT150_ADDR_LO … #define regPCIEMSIX_VECT150_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT150_ADDR_HI … #define regPCIEMSIX_VECT150_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT150_MSG_DATA … #define regPCIEMSIX_VECT150_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT150_CONTROL … #define regPCIEMSIX_VECT150_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT151_ADDR_LO … #define regPCIEMSIX_VECT151_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT151_ADDR_HI … #define regPCIEMSIX_VECT151_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT151_MSG_DATA … #define regPCIEMSIX_VECT151_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT151_CONTROL … #define regPCIEMSIX_VECT151_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT152_ADDR_LO … #define regPCIEMSIX_VECT152_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT152_ADDR_HI … #define regPCIEMSIX_VECT152_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT152_MSG_DATA … #define regPCIEMSIX_VECT152_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT152_CONTROL … #define regPCIEMSIX_VECT152_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT153_ADDR_LO … #define regPCIEMSIX_VECT153_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT153_ADDR_HI … #define regPCIEMSIX_VECT153_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT153_MSG_DATA … #define regPCIEMSIX_VECT153_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT153_CONTROL … #define regPCIEMSIX_VECT153_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT154_ADDR_LO … #define regPCIEMSIX_VECT154_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT154_ADDR_HI … #define regPCIEMSIX_VECT154_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT154_MSG_DATA … #define regPCIEMSIX_VECT154_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT154_CONTROL … #define regPCIEMSIX_VECT154_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT155_ADDR_LO … #define regPCIEMSIX_VECT155_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT155_ADDR_HI … #define regPCIEMSIX_VECT155_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT155_MSG_DATA … #define regPCIEMSIX_VECT155_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT155_CONTROL … #define regPCIEMSIX_VECT155_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT156_ADDR_LO … #define regPCIEMSIX_VECT156_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT156_ADDR_HI … #define regPCIEMSIX_VECT156_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT156_MSG_DATA … #define regPCIEMSIX_VECT156_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT156_CONTROL … #define regPCIEMSIX_VECT156_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT157_ADDR_LO … #define regPCIEMSIX_VECT157_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT157_ADDR_HI … #define regPCIEMSIX_VECT157_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT157_MSG_DATA … #define regPCIEMSIX_VECT157_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT157_CONTROL … #define regPCIEMSIX_VECT157_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT158_ADDR_LO … #define regPCIEMSIX_VECT158_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT158_ADDR_HI … #define regPCIEMSIX_VECT158_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT158_MSG_DATA … #define regPCIEMSIX_VECT158_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT158_CONTROL … #define regPCIEMSIX_VECT158_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT159_ADDR_LO … #define regPCIEMSIX_VECT159_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT159_ADDR_HI … #define regPCIEMSIX_VECT159_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT159_MSG_DATA … #define regPCIEMSIX_VECT159_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT159_CONTROL … #define regPCIEMSIX_VECT159_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT160_ADDR_LO … #define regPCIEMSIX_VECT160_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT160_ADDR_HI … #define regPCIEMSIX_VECT160_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT160_MSG_DATA … #define regPCIEMSIX_VECT160_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT160_CONTROL … #define regPCIEMSIX_VECT160_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT161_ADDR_LO … #define regPCIEMSIX_VECT161_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT161_ADDR_HI … #define regPCIEMSIX_VECT161_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT161_MSG_DATA … #define regPCIEMSIX_VECT161_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT161_CONTROL … #define regPCIEMSIX_VECT161_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT162_ADDR_LO … #define regPCIEMSIX_VECT162_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT162_ADDR_HI … #define regPCIEMSIX_VECT162_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT162_MSG_DATA … #define regPCIEMSIX_VECT162_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT162_CONTROL … #define regPCIEMSIX_VECT162_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT163_ADDR_LO … #define regPCIEMSIX_VECT163_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT163_ADDR_HI … #define regPCIEMSIX_VECT163_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT163_MSG_DATA … #define regPCIEMSIX_VECT163_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT163_CONTROL … #define regPCIEMSIX_VECT163_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT164_ADDR_LO … #define regPCIEMSIX_VECT164_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT164_ADDR_HI … #define regPCIEMSIX_VECT164_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT164_MSG_DATA … #define regPCIEMSIX_VECT164_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT164_CONTROL … #define regPCIEMSIX_VECT164_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT165_ADDR_LO … #define regPCIEMSIX_VECT165_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT165_ADDR_HI … #define regPCIEMSIX_VECT165_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT165_MSG_DATA … #define regPCIEMSIX_VECT165_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT165_CONTROL … #define regPCIEMSIX_VECT165_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT166_ADDR_LO … #define regPCIEMSIX_VECT166_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT166_ADDR_HI … #define regPCIEMSIX_VECT166_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT166_MSG_DATA … #define regPCIEMSIX_VECT166_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT166_CONTROL … #define regPCIEMSIX_VECT166_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT167_ADDR_LO … #define regPCIEMSIX_VECT167_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT167_ADDR_HI … #define regPCIEMSIX_VECT167_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT167_MSG_DATA … #define regPCIEMSIX_VECT167_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT167_CONTROL … #define regPCIEMSIX_VECT167_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT168_ADDR_LO … #define regPCIEMSIX_VECT168_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT168_ADDR_HI … #define regPCIEMSIX_VECT168_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT168_MSG_DATA … #define regPCIEMSIX_VECT168_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT168_CONTROL … #define regPCIEMSIX_VECT168_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT169_ADDR_LO … #define regPCIEMSIX_VECT169_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT169_ADDR_HI … #define regPCIEMSIX_VECT169_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT169_MSG_DATA … #define regPCIEMSIX_VECT169_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT169_CONTROL … #define regPCIEMSIX_VECT169_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT170_ADDR_LO … #define regPCIEMSIX_VECT170_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT170_ADDR_HI … #define regPCIEMSIX_VECT170_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT170_MSG_DATA … #define regPCIEMSIX_VECT170_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT170_CONTROL … #define regPCIEMSIX_VECT170_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT171_ADDR_LO … #define regPCIEMSIX_VECT171_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT171_ADDR_HI … #define regPCIEMSIX_VECT171_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT171_MSG_DATA … #define regPCIEMSIX_VECT171_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT171_CONTROL … #define regPCIEMSIX_VECT171_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT172_ADDR_LO … #define regPCIEMSIX_VECT172_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT172_ADDR_HI … #define regPCIEMSIX_VECT172_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT172_MSG_DATA … #define regPCIEMSIX_VECT172_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT172_CONTROL … #define regPCIEMSIX_VECT172_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT173_ADDR_LO … #define regPCIEMSIX_VECT173_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT173_ADDR_HI … #define regPCIEMSIX_VECT173_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT173_MSG_DATA … #define regPCIEMSIX_VECT173_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT173_CONTROL … #define regPCIEMSIX_VECT173_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT174_ADDR_LO … #define regPCIEMSIX_VECT174_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT174_ADDR_HI … #define regPCIEMSIX_VECT174_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT174_MSG_DATA … #define regPCIEMSIX_VECT174_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT174_CONTROL … #define regPCIEMSIX_VECT174_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT175_ADDR_LO … #define regPCIEMSIX_VECT175_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT175_ADDR_HI … #define regPCIEMSIX_VECT175_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT175_MSG_DATA … #define regPCIEMSIX_VECT175_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT175_CONTROL … #define regPCIEMSIX_VECT175_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT176_ADDR_LO … #define regPCIEMSIX_VECT176_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT176_ADDR_HI … #define regPCIEMSIX_VECT176_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT176_MSG_DATA … #define regPCIEMSIX_VECT176_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT176_CONTROL … #define regPCIEMSIX_VECT176_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT177_ADDR_LO … #define regPCIEMSIX_VECT177_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT177_ADDR_HI … #define regPCIEMSIX_VECT177_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT177_MSG_DATA … #define regPCIEMSIX_VECT177_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT177_CONTROL … #define regPCIEMSIX_VECT177_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT178_ADDR_LO … #define regPCIEMSIX_VECT178_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT178_ADDR_HI … #define regPCIEMSIX_VECT178_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT178_MSG_DATA … #define regPCIEMSIX_VECT178_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT178_CONTROL … #define regPCIEMSIX_VECT178_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT179_ADDR_LO … #define regPCIEMSIX_VECT179_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT179_ADDR_HI … #define regPCIEMSIX_VECT179_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT179_MSG_DATA … #define regPCIEMSIX_VECT179_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT179_CONTROL … #define regPCIEMSIX_VECT179_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT180_ADDR_LO … #define regPCIEMSIX_VECT180_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT180_ADDR_HI … #define regPCIEMSIX_VECT180_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT180_MSG_DATA … #define regPCIEMSIX_VECT180_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT180_CONTROL … #define regPCIEMSIX_VECT180_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT181_ADDR_LO … #define regPCIEMSIX_VECT181_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT181_ADDR_HI … #define regPCIEMSIX_VECT181_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT181_MSG_DATA … #define regPCIEMSIX_VECT181_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT181_CONTROL … #define regPCIEMSIX_VECT181_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT182_ADDR_LO … #define regPCIEMSIX_VECT182_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT182_ADDR_HI … #define regPCIEMSIX_VECT182_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT182_MSG_DATA … #define regPCIEMSIX_VECT182_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT182_CONTROL … #define regPCIEMSIX_VECT182_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT183_ADDR_LO … #define regPCIEMSIX_VECT183_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT183_ADDR_HI … #define regPCIEMSIX_VECT183_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT183_MSG_DATA … #define regPCIEMSIX_VECT183_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT183_CONTROL … #define regPCIEMSIX_VECT183_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT184_ADDR_LO … #define regPCIEMSIX_VECT184_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT184_ADDR_HI … #define regPCIEMSIX_VECT184_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT184_MSG_DATA … #define regPCIEMSIX_VECT184_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT184_CONTROL … #define regPCIEMSIX_VECT184_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT185_ADDR_LO … #define regPCIEMSIX_VECT185_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT185_ADDR_HI … #define regPCIEMSIX_VECT185_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT185_MSG_DATA … #define regPCIEMSIX_VECT185_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT185_CONTROL … #define regPCIEMSIX_VECT185_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT186_ADDR_LO … #define regPCIEMSIX_VECT186_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT186_ADDR_HI … #define regPCIEMSIX_VECT186_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT186_MSG_DATA … #define regPCIEMSIX_VECT186_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT186_CONTROL … #define regPCIEMSIX_VECT186_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT187_ADDR_LO … #define regPCIEMSIX_VECT187_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT187_ADDR_HI … #define regPCIEMSIX_VECT187_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT187_MSG_DATA … #define regPCIEMSIX_VECT187_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT187_CONTROL … #define regPCIEMSIX_VECT187_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT188_ADDR_LO … #define regPCIEMSIX_VECT188_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT188_ADDR_HI … #define regPCIEMSIX_VECT188_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT188_MSG_DATA … #define regPCIEMSIX_VECT188_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT188_CONTROL … #define regPCIEMSIX_VECT188_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT189_ADDR_LO … #define regPCIEMSIX_VECT189_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT189_ADDR_HI … #define regPCIEMSIX_VECT189_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT189_MSG_DATA … #define regPCIEMSIX_VECT189_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT189_CONTROL … #define regPCIEMSIX_VECT189_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT190_ADDR_LO … #define regPCIEMSIX_VECT190_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT190_ADDR_HI … #define regPCIEMSIX_VECT190_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT190_MSG_DATA … #define regPCIEMSIX_VECT190_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT190_CONTROL … #define regPCIEMSIX_VECT190_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT191_ADDR_LO … #define regPCIEMSIX_VECT191_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT191_ADDR_HI … #define regPCIEMSIX_VECT191_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT191_MSG_DATA … #define regPCIEMSIX_VECT191_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT191_CONTROL … #define regPCIEMSIX_VECT191_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT192_ADDR_LO … #define regPCIEMSIX_VECT192_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT192_ADDR_HI … #define regPCIEMSIX_VECT192_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT192_MSG_DATA … #define regPCIEMSIX_VECT192_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT192_CONTROL … #define regPCIEMSIX_VECT192_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT193_ADDR_LO … #define regPCIEMSIX_VECT193_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT193_ADDR_HI … #define regPCIEMSIX_VECT193_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT193_MSG_DATA … #define regPCIEMSIX_VECT193_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT193_CONTROL … #define regPCIEMSIX_VECT193_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT194_ADDR_LO … #define regPCIEMSIX_VECT194_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT194_ADDR_HI … #define regPCIEMSIX_VECT194_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT194_MSG_DATA … #define regPCIEMSIX_VECT194_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT194_CONTROL … #define regPCIEMSIX_VECT194_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT195_ADDR_LO … #define regPCIEMSIX_VECT195_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT195_ADDR_HI … #define regPCIEMSIX_VECT195_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT195_MSG_DATA … #define regPCIEMSIX_VECT195_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT195_CONTROL … #define regPCIEMSIX_VECT195_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT196_ADDR_LO … #define regPCIEMSIX_VECT196_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT196_ADDR_HI … #define regPCIEMSIX_VECT196_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT196_MSG_DATA … #define regPCIEMSIX_VECT196_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT196_CONTROL … #define regPCIEMSIX_VECT196_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT197_ADDR_LO … #define regPCIEMSIX_VECT197_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT197_ADDR_HI … #define regPCIEMSIX_VECT197_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT197_MSG_DATA … #define regPCIEMSIX_VECT197_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT197_CONTROL … #define regPCIEMSIX_VECT197_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT198_ADDR_LO … #define regPCIEMSIX_VECT198_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT198_ADDR_HI … #define regPCIEMSIX_VECT198_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT198_MSG_DATA … #define regPCIEMSIX_VECT198_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT198_CONTROL … #define regPCIEMSIX_VECT198_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT199_ADDR_LO … #define regPCIEMSIX_VECT199_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT199_ADDR_HI … #define regPCIEMSIX_VECT199_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT199_MSG_DATA … #define regPCIEMSIX_VECT199_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT199_CONTROL … #define regPCIEMSIX_VECT199_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT200_ADDR_LO … #define regPCIEMSIX_VECT200_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT200_ADDR_HI … #define regPCIEMSIX_VECT200_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT200_MSG_DATA … #define regPCIEMSIX_VECT200_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT200_CONTROL … #define regPCIEMSIX_VECT200_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT201_ADDR_LO … #define regPCIEMSIX_VECT201_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT201_ADDR_HI … #define regPCIEMSIX_VECT201_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT201_MSG_DATA … #define regPCIEMSIX_VECT201_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT201_CONTROL … #define regPCIEMSIX_VECT201_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT202_ADDR_LO … #define regPCIEMSIX_VECT202_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT202_ADDR_HI … #define regPCIEMSIX_VECT202_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT202_MSG_DATA … #define regPCIEMSIX_VECT202_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT202_CONTROL … #define regPCIEMSIX_VECT202_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT203_ADDR_LO … #define regPCIEMSIX_VECT203_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT203_ADDR_HI … #define regPCIEMSIX_VECT203_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT203_MSG_DATA … #define regPCIEMSIX_VECT203_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT203_CONTROL … #define regPCIEMSIX_VECT203_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT204_ADDR_LO … #define regPCIEMSIX_VECT204_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT204_ADDR_HI … #define regPCIEMSIX_VECT204_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT204_MSG_DATA … #define regPCIEMSIX_VECT204_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT204_CONTROL … #define regPCIEMSIX_VECT204_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT205_ADDR_LO … #define regPCIEMSIX_VECT205_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT205_ADDR_HI … #define regPCIEMSIX_VECT205_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT205_MSG_DATA … #define regPCIEMSIX_VECT205_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT205_CONTROL … #define regPCIEMSIX_VECT205_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT206_ADDR_LO … #define regPCIEMSIX_VECT206_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT206_ADDR_HI … #define regPCIEMSIX_VECT206_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT206_MSG_DATA … #define regPCIEMSIX_VECT206_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT206_CONTROL … #define regPCIEMSIX_VECT206_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT207_ADDR_LO … #define regPCIEMSIX_VECT207_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT207_ADDR_HI … #define regPCIEMSIX_VECT207_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT207_MSG_DATA … #define regPCIEMSIX_VECT207_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT207_CONTROL … #define regPCIEMSIX_VECT207_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT208_ADDR_LO … #define regPCIEMSIX_VECT208_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT208_ADDR_HI … #define regPCIEMSIX_VECT208_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT208_MSG_DATA … #define regPCIEMSIX_VECT208_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT208_CONTROL … #define regPCIEMSIX_VECT208_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT209_ADDR_LO … #define regPCIEMSIX_VECT209_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT209_ADDR_HI … #define regPCIEMSIX_VECT209_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT209_MSG_DATA … #define regPCIEMSIX_VECT209_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT209_CONTROL … #define regPCIEMSIX_VECT209_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT210_ADDR_LO … #define regPCIEMSIX_VECT210_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT210_ADDR_HI … #define regPCIEMSIX_VECT210_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT210_MSG_DATA … #define regPCIEMSIX_VECT210_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT210_CONTROL … #define regPCIEMSIX_VECT210_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT211_ADDR_LO … #define regPCIEMSIX_VECT211_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT211_ADDR_HI … #define regPCIEMSIX_VECT211_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT211_MSG_DATA … #define regPCIEMSIX_VECT211_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT211_CONTROL … #define regPCIEMSIX_VECT211_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT212_ADDR_LO … #define regPCIEMSIX_VECT212_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT212_ADDR_HI … #define regPCIEMSIX_VECT212_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT212_MSG_DATA … #define regPCIEMSIX_VECT212_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT212_CONTROL … #define regPCIEMSIX_VECT212_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT213_ADDR_LO … #define regPCIEMSIX_VECT213_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT213_ADDR_HI … #define regPCIEMSIX_VECT213_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT213_MSG_DATA … #define regPCIEMSIX_VECT213_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT213_CONTROL … #define regPCIEMSIX_VECT213_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT214_ADDR_LO … #define regPCIEMSIX_VECT214_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT214_ADDR_HI … #define regPCIEMSIX_VECT214_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT214_MSG_DATA … #define regPCIEMSIX_VECT214_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT214_CONTROL … #define regPCIEMSIX_VECT214_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT215_ADDR_LO … #define regPCIEMSIX_VECT215_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT215_ADDR_HI … #define regPCIEMSIX_VECT215_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT215_MSG_DATA … #define regPCIEMSIX_VECT215_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT215_CONTROL … #define regPCIEMSIX_VECT215_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT216_ADDR_LO … #define regPCIEMSIX_VECT216_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT216_ADDR_HI … #define regPCIEMSIX_VECT216_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT216_MSG_DATA … #define regPCIEMSIX_VECT216_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT216_CONTROL … #define regPCIEMSIX_VECT216_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT217_ADDR_LO … #define regPCIEMSIX_VECT217_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT217_ADDR_HI … #define regPCIEMSIX_VECT217_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT217_MSG_DATA … #define regPCIEMSIX_VECT217_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT217_CONTROL … #define regPCIEMSIX_VECT217_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT218_ADDR_LO … #define regPCIEMSIX_VECT218_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT218_ADDR_HI … #define regPCIEMSIX_VECT218_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT218_MSG_DATA … #define regPCIEMSIX_VECT218_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT218_CONTROL … #define regPCIEMSIX_VECT218_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT219_ADDR_LO … #define regPCIEMSIX_VECT219_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT219_ADDR_HI … #define regPCIEMSIX_VECT219_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT219_MSG_DATA … #define regPCIEMSIX_VECT219_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT219_CONTROL … #define regPCIEMSIX_VECT219_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT220_ADDR_LO … #define regPCIEMSIX_VECT220_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT220_ADDR_HI … #define regPCIEMSIX_VECT220_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT220_MSG_DATA … #define regPCIEMSIX_VECT220_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT220_CONTROL … #define regPCIEMSIX_VECT220_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT221_ADDR_LO … #define regPCIEMSIX_VECT221_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT221_ADDR_HI … #define regPCIEMSIX_VECT221_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT221_MSG_DATA … #define regPCIEMSIX_VECT221_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT221_CONTROL … #define regPCIEMSIX_VECT221_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT222_ADDR_LO … #define regPCIEMSIX_VECT222_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT222_ADDR_HI … #define regPCIEMSIX_VECT222_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT222_MSG_DATA … #define regPCIEMSIX_VECT222_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT222_CONTROL … #define regPCIEMSIX_VECT222_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT223_ADDR_LO … #define regPCIEMSIX_VECT223_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT223_ADDR_HI … #define regPCIEMSIX_VECT223_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT223_MSG_DATA … #define regPCIEMSIX_VECT223_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT223_CONTROL … #define regPCIEMSIX_VECT223_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT224_ADDR_LO … #define regPCIEMSIX_VECT224_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT224_ADDR_HI … #define regPCIEMSIX_VECT224_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT224_MSG_DATA … #define regPCIEMSIX_VECT224_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT224_CONTROL … #define regPCIEMSIX_VECT224_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT225_ADDR_LO … #define regPCIEMSIX_VECT225_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT225_ADDR_HI … #define regPCIEMSIX_VECT225_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT225_MSG_DATA … #define regPCIEMSIX_VECT225_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT225_CONTROL … #define regPCIEMSIX_VECT225_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT226_ADDR_LO … #define regPCIEMSIX_VECT226_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT226_ADDR_HI … #define regPCIEMSIX_VECT226_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT226_MSG_DATA … #define regPCIEMSIX_VECT226_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT226_CONTROL … #define regPCIEMSIX_VECT226_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT227_ADDR_LO … #define regPCIEMSIX_VECT227_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT227_ADDR_HI … #define regPCIEMSIX_VECT227_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT227_MSG_DATA … #define regPCIEMSIX_VECT227_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT227_CONTROL … #define regPCIEMSIX_VECT227_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT228_ADDR_LO … #define regPCIEMSIX_VECT228_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT228_ADDR_HI … #define regPCIEMSIX_VECT228_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT228_MSG_DATA … #define regPCIEMSIX_VECT228_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT228_CONTROL … #define regPCIEMSIX_VECT228_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT229_ADDR_LO … #define regPCIEMSIX_VECT229_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT229_ADDR_HI … #define regPCIEMSIX_VECT229_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT229_MSG_DATA … #define regPCIEMSIX_VECT229_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT229_CONTROL … #define regPCIEMSIX_VECT229_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT230_ADDR_LO … #define regPCIEMSIX_VECT230_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT230_ADDR_HI … #define regPCIEMSIX_VECT230_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT230_MSG_DATA … #define regPCIEMSIX_VECT230_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT230_CONTROL … #define regPCIEMSIX_VECT230_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT231_ADDR_LO … #define regPCIEMSIX_VECT231_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT231_ADDR_HI … #define regPCIEMSIX_VECT231_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT231_MSG_DATA … #define regPCIEMSIX_VECT231_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT231_CONTROL … #define regPCIEMSIX_VECT231_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT232_ADDR_LO … #define regPCIEMSIX_VECT232_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT232_ADDR_HI … #define regPCIEMSIX_VECT232_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT232_MSG_DATA … #define regPCIEMSIX_VECT232_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT232_CONTROL … #define regPCIEMSIX_VECT232_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT233_ADDR_LO … #define regPCIEMSIX_VECT233_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT233_ADDR_HI … #define regPCIEMSIX_VECT233_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT233_MSG_DATA … #define regPCIEMSIX_VECT233_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT233_CONTROL … #define regPCIEMSIX_VECT233_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT234_ADDR_LO … #define regPCIEMSIX_VECT234_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT234_ADDR_HI … #define regPCIEMSIX_VECT234_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT234_MSG_DATA … #define regPCIEMSIX_VECT234_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT234_CONTROL … #define regPCIEMSIX_VECT234_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT235_ADDR_LO … #define regPCIEMSIX_VECT235_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT235_ADDR_HI … #define regPCIEMSIX_VECT235_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT235_MSG_DATA … #define regPCIEMSIX_VECT235_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT235_CONTROL … #define regPCIEMSIX_VECT235_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT236_ADDR_LO … #define regPCIEMSIX_VECT236_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT236_ADDR_HI … #define regPCIEMSIX_VECT236_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT236_MSG_DATA … #define regPCIEMSIX_VECT236_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT236_CONTROL … #define regPCIEMSIX_VECT236_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT237_ADDR_LO … #define regPCIEMSIX_VECT237_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT237_ADDR_HI … #define regPCIEMSIX_VECT237_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT237_MSG_DATA … #define regPCIEMSIX_VECT237_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT237_CONTROL … #define regPCIEMSIX_VECT237_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT238_ADDR_LO … #define regPCIEMSIX_VECT238_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT238_ADDR_HI … #define regPCIEMSIX_VECT238_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT238_MSG_DATA … #define regPCIEMSIX_VECT238_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT238_CONTROL … #define regPCIEMSIX_VECT238_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT239_ADDR_LO … #define regPCIEMSIX_VECT239_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT239_ADDR_HI … #define regPCIEMSIX_VECT239_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT239_MSG_DATA … #define regPCIEMSIX_VECT239_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT239_CONTROL … #define regPCIEMSIX_VECT239_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT240_ADDR_LO … #define regPCIEMSIX_VECT240_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT240_ADDR_HI … #define regPCIEMSIX_VECT240_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT240_MSG_DATA … #define regPCIEMSIX_VECT240_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT240_CONTROL … #define regPCIEMSIX_VECT240_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT241_ADDR_LO … #define regPCIEMSIX_VECT241_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT241_ADDR_HI … #define regPCIEMSIX_VECT241_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT241_MSG_DATA … #define regPCIEMSIX_VECT241_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT241_CONTROL … #define regPCIEMSIX_VECT241_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT242_ADDR_LO … #define regPCIEMSIX_VECT242_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT242_ADDR_HI … #define regPCIEMSIX_VECT242_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT242_MSG_DATA … #define regPCIEMSIX_VECT242_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT242_CONTROL … #define regPCIEMSIX_VECT242_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT243_ADDR_LO … #define regPCIEMSIX_VECT243_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT243_ADDR_HI … #define regPCIEMSIX_VECT243_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT243_MSG_DATA … #define regPCIEMSIX_VECT243_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT243_CONTROL … #define regPCIEMSIX_VECT243_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT244_ADDR_LO … #define regPCIEMSIX_VECT244_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT244_ADDR_HI … #define regPCIEMSIX_VECT244_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT244_MSG_DATA … #define regPCIEMSIX_VECT244_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT244_CONTROL … #define regPCIEMSIX_VECT244_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT245_ADDR_LO … #define regPCIEMSIX_VECT245_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT245_ADDR_HI … #define regPCIEMSIX_VECT245_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT245_MSG_DATA … #define regPCIEMSIX_VECT245_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT245_CONTROL … #define regPCIEMSIX_VECT245_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT246_ADDR_LO … #define regPCIEMSIX_VECT246_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT246_ADDR_HI … #define regPCIEMSIX_VECT246_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT246_MSG_DATA … #define regPCIEMSIX_VECT246_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT246_CONTROL … #define regPCIEMSIX_VECT246_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT247_ADDR_LO … #define regPCIEMSIX_VECT247_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT247_ADDR_HI … #define regPCIEMSIX_VECT247_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT247_MSG_DATA … #define regPCIEMSIX_VECT247_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT247_CONTROL … #define regPCIEMSIX_VECT247_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT248_ADDR_LO … #define regPCIEMSIX_VECT248_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT248_ADDR_HI … #define regPCIEMSIX_VECT248_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT248_MSG_DATA … #define regPCIEMSIX_VECT248_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT248_CONTROL … #define regPCIEMSIX_VECT248_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT249_ADDR_LO … #define regPCIEMSIX_VECT249_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT249_ADDR_HI … #define regPCIEMSIX_VECT249_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT249_MSG_DATA … #define regPCIEMSIX_VECT249_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT249_CONTROL … #define regPCIEMSIX_VECT249_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT250_ADDR_LO … #define regPCIEMSIX_VECT250_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT250_ADDR_HI … #define regPCIEMSIX_VECT250_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT250_MSG_DATA … #define regPCIEMSIX_VECT250_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT250_CONTROL … #define regPCIEMSIX_VECT250_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT251_ADDR_LO … #define regPCIEMSIX_VECT251_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT251_ADDR_HI … #define regPCIEMSIX_VECT251_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT251_MSG_DATA … #define regPCIEMSIX_VECT251_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT251_CONTROL … #define regPCIEMSIX_VECT251_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT252_ADDR_LO … #define regPCIEMSIX_VECT252_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT252_ADDR_HI … #define regPCIEMSIX_VECT252_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT252_MSG_DATA … #define regPCIEMSIX_VECT252_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT252_CONTROL … #define regPCIEMSIX_VECT252_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT253_ADDR_LO … #define regPCIEMSIX_VECT253_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT253_ADDR_HI … #define regPCIEMSIX_VECT253_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT253_MSG_DATA … #define regPCIEMSIX_VECT253_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT253_CONTROL … #define regPCIEMSIX_VECT253_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT254_ADDR_LO … #define regPCIEMSIX_VECT254_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT254_ADDR_HI … #define regPCIEMSIX_VECT254_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT254_MSG_DATA … #define regPCIEMSIX_VECT254_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT254_CONTROL … #define regPCIEMSIX_VECT254_CONTROL_BASE_IDX … #define regPCIEMSIX_VECT255_ADDR_LO … #define regPCIEMSIX_VECT255_ADDR_LO_BASE_IDX … #define regPCIEMSIX_VECT255_ADDR_HI … #define regPCIEMSIX_VECT255_ADDR_HI_BASE_IDX … #define regPCIEMSIX_VECT255_MSG_DATA … #define regPCIEMSIX_VECT255_MSG_DATA_BASE_IDX … #define regPCIEMSIX_VECT255_CONTROL … #define regPCIEMSIX_VECT255_CONTROL_BASE_IDX … // base address: 0x10171000 #define regPCIEMSIX_PBA_0 … #define regPCIEMSIX_PBA_0_BASE_IDX … #define regPCIEMSIX_PBA_1 … #define regPCIEMSIX_PBA_1_BASE_IDX … #define regPCIEMSIX_PBA_2 … #define regPCIEMSIX_PBA_2_BASE_IDX … #define regPCIEMSIX_PBA_3 … #define regPCIEMSIX_PBA_3_BASE_IDX … #define regPCIEMSIX_PBA_4 … #define regPCIEMSIX_PBA_4_BASE_IDX … #define regPCIEMSIX_PBA_5 … #define regPCIEMSIX_PBA_5_BASE_IDX … #define regPCIEMSIX_PBA_6 … #define regPCIEMSIX_PBA_6_BASE_IDX … #define regPCIEMSIX_PBA_7 … #define regPCIEMSIX_PBA_7_BASE_IDX … // addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec // base address: 0x10130000 #define regSHADOW_COMMAND … #define regSHADOW_COMMAND_BASE_IDX … #define regSHADOW_BASE_ADDR_1 … #define regSHADOW_BASE_ADDR_1_BASE_IDX … #define regSHADOW_BASE_ADDR_2 … #define regSHADOW_BASE_ADDR_2_BASE_IDX … #define regSHADOW_SUB_BUS_NUMBER_LATENCY … #define regSHADOW_SUB_BUS_NUMBER_LATENCY_BASE_IDX … #define regSHADOW_IO_BASE_LIMIT … #define regSHADOW_IO_BASE_LIMIT_BASE_IDX … #define regSHADOW_MEM_BASE_LIMIT … #define regSHADOW_MEM_BASE_LIMIT_BASE_IDX … #define regSHADOW_PREF_BASE_LIMIT … #define regSHADOW_PREF_BASE_LIMIT_BASE_IDX … #define regSHADOW_PREF_BASE_UPPER … #define regSHADOW_PREF_BASE_UPPER_BASE_IDX … #define regSHADOW_PREF_LIMIT_UPPER … #define regSHADOW_PREF_LIMIT_UPPER_BASE_IDX … #define regSHADOW_IO_BASE_LIMIT_HI … #define regSHADOW_IO_BASE_LIMIT_HI_BASE_IDX … #define regSUC_INDEX … #define regSUC_INDEX_BASE_IDX … #define regSUC_DATA … #define regSUC_DATA_BASE_IDX … // addressBlock: nbio_nbif0_bif_swus_SUMDEC // base address: 0x1013b000 #define regSUM_INDEX … #define regSUM_INDEX_BASE_IDX … #define regSUM_DATA … #define regSUM_DATA_BASE_IDX … #define regSUM_INDEX_HI … #define regSUM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_rcc_strap_internal // base address: 0x10100000 #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP0 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP0_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP1 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP1_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP2 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP2_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP3 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP3_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP4 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP4_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP5 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP5_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP6 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP6_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP7 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP7_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP8 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP8_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP9 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP9_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP10 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP10_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP11 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP11_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP12 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP12_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP13 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP13_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP14 … #define regRCC_STRAP1_RCC_DEV0_PORT_STRAP14_BASE_IDX … #define regRCC_DEV1_PORT_STRAP0 … #define regRCC_DEV1_PORT_STRAP0_BASE_IDX … #define regRCC_DEV1_PORT_STRAP1 … #define regRCC_DEV1_PORT_STRAP1_BASE_IDX … #define regRCC_DEV1_PORT_STRAP2 … #define regRCC_DEV1_PORT_STRAP2_BASE_IDX … #define regRCC_DEV1_PORT_STRAP3 … #define regRCC_DEV1_PORT_STRAP3_BASE_IDX … #define regRCC_DEV1_PORT_STRAP4 … #define regRCC_DEV1_PORT_STRAP4_BASE_IDX … #define regRCC_DEV1_PORT_STRAP5 … #define regRCC_DEV1_PORT_STRAP5_BASE_IDX … #define regRCC_DEV1_PORT_STRAP6 … #define regRCC_DEV1_PORT_STRAP6_BASE_IDX … #define regRCC_DEV1_PORT_STRAP7 … #define regRCC_DEV1_PORT_STRAP7_BASE_IDX … #define regRCC_DEV1_PORT_STRAP8 … #define regRCC_DEV1_PORT_STRAP8_BASE_IDX … #define regRCC_DEV1_PORT_STRAP9 … #define regRCC_DEV1_PORT_STRAP9_BASE_IDX … #define regRCC_DEV1_PORT_STRAP10 … #define regRCC_DEV1_PORT_STRAP10_BASE_IDX … #define regRCC_DEV1_PORT_STRAP11 … #define regRCC_DEV1_PORT_STRAP11_BASE_IDX … #define regRCC_DEV1_PORT_STRAP12 … #define regRCC_DEV1_PORT_STRAP12_BASE_IDX … #define regRCC_DEV1_PORT_STRAP13 … #define regRCC_DEV1_PORT_STRAP13_BASE_IDX … #define regRCC_DEV1_PORT_STRAP14 … #define regRCC_DEV1_PORT_STRAP14_BASE_IDX … #define regRCC_DEV2_PORT_STRAP0 … #define regRCC_DEV2_PORT_STRAP0_BASE_IDX … #define regRCC_DEV2_PORT_STRAP1 … #define regRCC_DEV2_PORT_STRAP1_BASE_IDX … #define regRCC_DEV2_PORT_STRAP2 … #define regRCC_DEV2_PORT_STRAP2_BASE_IDX … #define regRCC_DEV2_PORT_STRAP3 … #define regRCC_DEV2_PORT_STRAP3_BASE_IDX … #define regRCC_DEV2_PORT_STRAP4 … #define regRCC_DEV2_PORT_STRAP4_BASE_IDX … #define regRCC_DEV2_PORT_STRAP5 … #define regRCC_DEV2_PORT_STRAP5_BASE_IDX … #define regRCC_DEV2_PORT_STRAP6 … #define regRCC_DEV2_PORT_STRAP6_BASE_IDX … #define regRCC_DEV2_PORT_STRAP7 … #define regRCC_DEV2_PORT_STRAP7_BASE_IDX … #define regRCC_DEV2_PORT_STRAP8 … #define regRCC_DEV2_PORT_STRAP8_BASE_IDX … #define regRCC_DEV2_PORT_STRAP9 … #define regRCC_DEV2_PORT_STRAP9_BASE_IDX … #define regRCC_DEV2_PORT_STRAP10 … #define regRCC_DEV2_PORT_STRAP10_BASE_IDX … #define regRCC_DEV2_PORT_STRAP11 … #define regRCC_DEV2_PORT_STRAP11_BASE_IDX … #define regRCC_DEV2_PORT_STRAP12 … #define regRCC_DEV2_PORT_STRAP12_BASE_IDX … #define regRCC_DEV2_PORT_STRAP13 … #define regRCC_DEV2_PORT_STRAP13_BASE_IDX … #define regRCC_DEV2_PORT_STRAP14 … #define regRCC_DEV2_PORT_STRAP14_BASE_IDX … #define regRCC_STRAP1_RCC_BIF_STRAP0 … #define regRCC_STRAP1_RCC_BIF_STRAP0_BASE_IDX … #define regRCC_STRAP1_RCC_BIF_STRAP1 … #define regRCC_STRAP1_RCC_BIF_STRAP1_BASE_IDX … #define regRCC_STRAP1_RCC_BIF_STRAP2 … #define regRCC_STRAP1_RCC_BIF_STRAP2_BASE_IDX … #define regRCC_STRAP1_RCC_BIF_STRAP3 … #define regRCC_STRAP1_RCC_BIF_STRAP3_BASE_IDX … #define regRCC_STRAP1_RCC_BIF_STRAP4 … #define regRCC_STRAP1_RCC_BIF_STRAP4_BASE_IDX … #define regRCC_STRAP1_RCC_BIF_STRAP5 … #define regRCC_STRAP1_RCC_BIF_STRAP5_BASE_IDX … #define regRCC_STRAP1_RCC_BIF_STRAP6 … #define regRCC_STRAP1_RCC_BIF_STRAP6_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP0 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP0_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP1 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP1_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP2 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP2_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP3 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP3_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP4 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP4_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP5 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP5_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP8 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP8_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP9 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP9_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP13 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP13_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP14 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP14_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP15 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP15_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP16 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP16_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP17 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP17_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP18 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP18_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP26 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP26_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP0 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP0_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP2 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP2_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP3 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP3_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP4 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP4_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP5 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP5_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP6 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP6_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP7 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP7_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP20 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP20_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP21 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP21_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP22 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP22_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP23 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP23_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP24 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP24_BASE_IDX … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP25 … #define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP25_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP0 … #define regRCC_DEV0_EPF2_STRAP0_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP2 … #define regRCC_DEV0_EPF2_STRAP2_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP3 … #define regRCC_DEV0_EPF2_STRAP3_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP4 … #define regRCC_DEV0_EPF2_STRAP4_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP5 … #define regRCC_DEV0_EPF2_STRAP5_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP6 … #define regRCC_DEV0_EPF2_STRAP6_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP7 … #define regRCC_DEV0_EPF2_STRAP7_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP10 … #define regRCC_DEV0_EPF2_STRAP10_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP11 … #define regRCC_DEV0_EPF2_STRAP11_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP12 … #define regRCC_DEV0_EPF2_STRAP12_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP13 … #define regRCC_DEV0_EPF2_STRAP13_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP14 … #define regRCC_DEV0_EPF2_STRAP14_BASE_IDX … #define regRCC_DEV0_EPF2_STRAP20 … #define regRCC_DEV0_EPF2_STRAP20_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP0 … #define regRCC_DEV0_EPF3_STRAP0_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP2 … #define regRCC_DEV0_EPF3_STRAP2_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP3 … #define regRCC_DEV0_EPF3_STRAP3_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP4 … #define regRCC_DEV0_EPF3_STRAP4_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP5 … #define regRCC_DEV0_EPF3_STRAP5_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP6 … #define regRCC_DEV0_EPF3_STRAP6_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP7 … #define regRCC_DEV0_EPF3_STRAP7_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP10 … #define regRCC_DEV0_EPF3_STRAP10_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP11 … #define regRCC_DEV0_EPF3_STRAP11_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP12 … #define regRCC_DEV0_EPF3_STRAP12_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP13 … #define regRCC_DEV0_EPF3_STRAP13_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP14 … #define regRCC_DEV0_EPF3_STRAP14_BASE_IDX … #define regRCC_DEV0_EPF3_STRAP20 … #define regRCC_DEV0_EPF3_STRAP20_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP0 … #define regRCC_DEV0_EPF4_STRAP0_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP2 … #define regRCC_DEV0_EPF4_STRAP2_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP3 … #define regRCC_DEV0_EPF4_STRAP3_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP4 … #define regRCC_DEV0_EPF4_STRAP4_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP5 … #define regRCC_DEV0_EPF4_STRAP5_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP6 … #define regRCC_DEV0_EPF4_STRAP6_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP7 … #define regRCC_DEV0_EPF4_STRAP7_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP13 … #define regRCC_DEV0_EPF4_STRAP13_BASE_IDX … #define regRCC_DEV0_EPF4_STRAP14 … #define regRCC_DEV0_EPF4_STRAP14_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP0 … #define regRCC_DEV0_EPF5_STRAP0_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP2 … #define regRCC_DEV0_EPF5_STRAP2_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP3 … #define regRCC_DEV0_EPF5_STRAP3_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP4 … #define regRCC_DEV0_EPF5_STRAP4_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP5 … #define regRCC_DEV0_EPF5_STRAP5_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP6 … #define regRCC_DEV0_EPF5_STRAP6_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP7 … #define regRCC_DEV0_EPF5_STRAP7_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP13 … #define regRCC_DEV0_EPF5_STRAP13_BASE_IDX … #define regRCC_DEV0_EPF5_STRAP14 … #define regRCC_DEV0_EPF5_STRAP14_BASE_IDX … #define regRCC_DEV0_EPF6_STRAP0 … #define regRCC_DEV0_EPF6_STRAP0_BASE_IDX … #define regRCC_DEV0_EPF6_STRAP2 … #define regRCC_DEV0_EPF6_STRAP2_BASE_IDX … #define regRCC_DEV0_EPF6_STRAP3 … #define regRCC_DEV0_EPF6_STRAP3_BASE_IDX … #define regRCC_DEV0_EPF6_STRAP4 … #define regRCC_DEV0_EPF6_STRAP4_BASE_IDX … #define regRCC_DEV0_EPF6_STRAP5 … #define regRCC_DEV0_EPF6_STRAP5_BASE_IDX … #define regRCC_DEV0_EPF6_STRAP6 … #define regRCC_DEV0_EPF6_STRAP6_BASE_IDX … #define regRCC_DEV0_EPF6_STRAP13 … #define regRCC_DEV0_EPF6_STRAP13_BASE_IDX … #define regRCC_DEV0_EPF6_STRAP14 … #define regRCC_DEV0_EPF6_STRAP14_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP0 … #define regRCC_DEV0_EPF7_STRAP0_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP2 … #define regRCC_DEV0_EPF7_STRAP2_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP3 … #define regRCC_DEV0_EPF7_STRAP3_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP4 … #define regRCC_DEV0_EPF7_STRAP4_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP5 … #define regRCC_DEV0_EPF7_STRAP5_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP6 … #define regRCC_DEV0_EPF7_STRAP6_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP7 … #define regRCC_DEV0_EPF7_STRAP7_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP13 … #define regRCC_DEV0_EPF7_STRAP13_BASE_IDX … #define regRCC_DEV0_EPF7_STRAP14 … #define regRCC_DEV0_EPF7_STRAP14_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP0 … #define regRCC_DEV1_EPF0_STRAP0_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP2 … #define regRCC_DEV1_EPF0_STRAP2_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP3 … #define regRCC_DEV1_EPF0_STRAP3_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP4 … #define regRCC_DEV1_EPF0_STRAP4_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP5 … #define regRCC_DEV1_EPF0_STRAP5_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP6 … #define regRCC_DEV1_EPF0_STRAP6_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP7 … #define regRCC_DEV1_EPF0_STRAP7_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP13 … #define regRCC_DEV1_EPF0_STRAP13_BASE_IDX … #define regRCC_DEV1_EPF0_STRAP14 … #define regRCC_DEV1_EPF0_STRAP14_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP0 … #define regRCC_DEV1_EPF1_STRAP0_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP2 … #define regRCC_DEV1_EPF1_STRAP2_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP3 … #define regRCC_DEV1_EPF1_STRAP3_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP4 … #define regRCC_DEV1_EPF1_STRAP4_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP5 … #define regRCC_DEV1_EPF1_STRAP5_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP6 … #define regRCC_DEV1_EPF1_STRAP6_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP7 … #define regRCC_DEV1_EPF1_STRAP7_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP13 … #define regRCC_DEV1_EPF1_STRAP13_BASE_IDX … #define regRCC_DEV1_EPF1_STRAP14 … #define regRCC_DEV1_EPF1_STRAP14_BASE_IDX … #define regRCC_DEV1_EPF2_STRAP0 … #define regRCC_DEV1_EPF2_STRAP0_BASE_IDX … #define regRCC_DEV1_EPF2_STRAP2 … #define regRCC_DEV1_EPF2_STRAP2_BASE_IDX … #define regRCC_DEV1_EPF2_STRAP3 … #define regRCC_DEV1_EPF2_STRAP3_BASE_IDX … #define regRCC_DEV1_EPF2_STRAP4 … #define regRCC_DEV1_EPF2_STRAP4_BASE_IDX … #define regRCC_DEV1_EPF2_STRAP5 … #define regRCC_DEV1_EPF2_STRAP5_BASE_IDX … #define regRCC_DEV1_EPF2_STRAP6 … #define regRCC_DEV1_EPF2_STRAP6_BASE_IDX … #define regRCC_DEV1_EPF2_STRAP13 … #define regRCC_DEV1_EPF2_STRAP13_BASE_IDX … #define regRCC_DEV1_EPF2_STRAP14 … #define regRCC_DEV1_EPF2_STRAP14_BASE_IDX … #define regRCC_DEV1_EPF3_STRAP0 … #define regRCC_DEV1_EPF3_STRAP0_BASE_IDX … #define regRCC_DEV1_EPF3_STRAP2 … #define regRCC_DEV1_EPF3_STRAP2_BASE_IDX … #define regRCC_DEV1_EPF3_STRAP3 … #define regRCC_DEV1_EPF3_STRAP3_BASE_IDX … #define regRCC_DEV1_EPF3_STRAP4 … #define regRCC_DEV1_EPF3_STRAP4_BASE_IDX … #define regRCC_DEV1_EPF3_STRAP5 … #define regRCC_DEV1_EPF3_STRAP5_BASE_IDX … #define regRCC_DEV1_EPF3_STRAP6 … #define regRCC_DEV1_EPF3_STRAP6_BASE_IDX … #define regRCC_DEV1_EPF3_STRAP13 … #define regRCC_DEV1_EPF3_STRAP13_BASE_IDX … #define regRCC_DEV1_EPF3_STRAP14 … #define regRCC_DEV1_EPF3_STRAP14_BASE_IDX … #define regRCC_DEV1_EPF4_STRAP0 … #define regRCC_DEV1_EPF4_STRAP0_BASE_IDX … #define regRCC_DEV1_EPF4_STRAP2 … #define regRCC_DEV1_EPF4_STRAP2_BASE_IDX … #define regRCC_DEV1_EPF4_STRAP3 … #define regRCC_DEV1_EPF4_STRAP3_BASE_IDX … #define regRCC_DEV1_EPF4_STRAP4 … #define regRCC_DEV1_EPF4_STRAP4_BASE_IDX … #define regRCC_DEV1_EPF4_STRAP5 … #define regRCC_DEV1_EPF4_STRAP5_BASE_IDX … #define regRCC_DEV1_EPF4_STRAP6 … #define regRCC_DEV1_EPF4_STRAP6_BASE_IDX … #define regRCC_DEV1_EPF4_STRAP13 … #define regRCC_DEV1_EPF4_STRAP13_BASE_IDX … #define regRCC_DEV1_EPF4_STRAP14 … #define regRCC_DEV1_EPF4_STRAP14_BASE_IDX … #define regRCC_DEV1_EPF5_STRAP0 … #define regRCC_DEV1_EPF5_STRAP0_BASE_IDX … #define regRCC_DEV1_EPF5_STRAP2 … #define regRCC_DEV1_EPF5_STRAP2_BASE_IDX … #define regRCC_DEV1_EPF5_STRAP3 … #define regRCC_DEV1_EPF5_STRAP3_BASE_IDX … #define regRCC_DEV1_EPF5_STRAP4 … #define regRCC_DEV1_EPF5_STRAP4_BASE_IDX … #define regRCC_DEV1_EPF5_STRAP5 … #define regRCC_DEV1_EPF5_STRAP5_BASE_IDX … #define regRCC_DEV1_EPF5_STRAP6 … #define regRCC_DEV1_EPF5_STRAP6_BASE_IDX … #define regRCC_DEV1_EPF5_STRAP13 … #define regRCC_DEV1_EPF5_STRAP13_BASE_IDX … #define regRCC_DEV1_EPF5_STRAP14 … #define regRCC_DEV1_EPF5_STRAP14_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP0 … #define regRCC_DEV2_EPF0_STRAP0_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP2 … #define regRCC_DEV2_EPF0_STRAP2_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP3 … #define regRCC_DEV2_EPF0_STRAP3_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP4 … #define regRCC_DEV2_EPF0_STRAP4_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP5 … #define regRCC_DEV2_EPF0_STRAP5_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP6 … #define regRCC_DEV2_EPF0_STRAP6_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP7 … #define regRCC_DEV2_EPF0_STRAP7_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP13 … #define regRCC_DEV2_EPF0_STRAP13_BASE_IDX … #define regRCC_DEV2_EPF0_STRAP14 … #define regRCC_DEV2_EPF0_STRAP14_BASE_IDX … #define regRCC_DEV2_EPF1_STRAP0 … #define regRCC_DEV2_EPF1_STRAP0_BASE_IDX … #define regRCC_DEV2_EPF1_STRAP2 … #define regRCC_DEV2_EPF1_STRAP2_BASE_IDX … #define regRCC_DEV2_EPF1_STRAP3 … #define regRCC_DEV2_EPF1_STRAP3_BASE_IDX … #define regRCC_DEV2_EPF1_STRAP4 … #define regRCC_DEV2_EPF1_STRAP4_BASE_IDX … #define regRCC_DEV2_EPF1_STRAP5 … #define regRCC_DEV2_EPF1_STRAP5_BASE_IDX … #define regRCC_DEV2_EPF1_STRAP6 … #define regRCC_DEV2_EPF1_STRAP6_BASE_IDX … #define regRCC_DEV2_EPF1_STRAP13 … #define regRCC_DEV2_EPF1_STRAP13_BASE_IDX … #define regRCC_DEV2_EPF1_STRAP14 … #define regRCC_DEV2_EPF1_STRAP14_BASE_IDX … #define regRCC_DEV2_EPF2_STRAP0 … #define regRCC_DEV2_EPF2_STRAP0_BASE_IDX … #define regRCC_DEV2_EPF2_STRAP2 … #define regRCC_DEV2_EPF2_STRAP2_BASE_IDX … #define regRCC_DEV2_EPF2_STRAP3 … #define regRCC_DEV2_EPF2_STRAP3_BASE_IDX … #define regRCC_DEV2_EPF2_STRAP4 … #define regRCC_DEV2_EPF2_STRAP4_BASE_IDX … #define regRCC_DEV2_EPF2_STRAP5 … #define regRCC_DEV2_EPF2_STRAP5_BASE_IDX … #define regRCC_DEV2_EPF2_STRAP6 … #define regRCC_DEV2_EPF2_STRAP6_BASE_IDX … #define regRCC_DEV2_EPF2_STRAP13 … #define regRCC_DEV2_EPF2_STRAP13_BASE_IDX … #define regRCC_DEV2_EPF2_STRAP14 … #define regRCC_DEV2_EPF2_STRAP14_BASE_IDX … // addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk // base address: 0x10100000 #define regHARD_RST_CTRL … #define regHARD_RST_CTRL_BASE_IDX … #define regSELF_SOFT_RST … #define regSELF_SOFT_RST_BASE_IDX … #define regBIF_GFX_DRV_VPU_RST … #define regBIF_GFX_DRV_VPU_RST_BASE_IDX … #define regBIF_RST_MISC_CTRL … #define regBIF_RST_MISC_CTRL_BASE_IDX … #define regBIF_RST_MISC_CTRL2 … #define regBIF_RST_MISC_CTRL2_BASE_IDX … #define regBIF_RST_MISC_CTRL3 … #define regBIF_RST_MISC_CTRL3_BASE_IDX … #define regDEV0_PF0_FLR_RST_CTRL … #define regDEV0_PF0_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF1_FLR_RST_CTRL … #define regDEV0_PF1_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF2_FLR_RST_CTRL … #define regDEV0_PF2_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF3_FLR_RST_CTRL … #define regDEV0_PF3_FLR_RST_CTRL_BASE_IDX … #define regBIF_INST_RESET_INTR_STS … #define regBIF_INST_RESET_INTR_STS_BASE_IDX … #define regBIF_PF_FLR_INTR_STS … #define regBIF_PF_FLR_INTR_STS_BASE_IDX … #define regBIF_D3HOTD0_INTR_STS … #define regBIF_D3HOTD0_INTR_STS_BASE_IDX … #define regBIF_POWER_INTR_STS … #define regBIF_POWER_INTR_STS_BASE_IDX … #define regBIF_PF_DSTATE_INTR_STS … #define regBIF_PF_DSTATE_INTR_STS_BASE_IDX … #define regSELF_SOFT_RST_2 … #define regSELF_SOFT_RST_2_BASE_IDX … #define regBIF_INST_RESET_INTR_MASK … #define regBIF_INST_RESET_INTR_MASK_BASE_IDX … #define regBIF_PF_FLR_INTR_MASK … #define regBIF_PF_FLR_INTR_MASK_BASE_IDX … #define regBIF_D3HOTD0_INTR_MASK … #define regBIF_D3HOTD0_INTR_MASK_BASE_IDX … #define regBIF_POWER_INTR_MASK … #define regBIF_POWER_INTR_MASK_BASE_IDX … #define regBIF_PF_DSTATE_INTR_MASK … #define regBIF_PF_DSTATE_INTR_MASK_BASE_IDX … #define regBIF_PF_FLR_RST … #define regBIF_PF_FLR_RST_BASE_IDX … #define regBIF_DEV0_PF0_DSTATE_VALUE … #define regBIF_DEV0_PF0_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF1_DSTATE_VALUE … #define regBIF_DEV0_PF1_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF2_DSTATE_VALUE … #define regBIF_DEV0_PF2_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF3_DSTATE_VALUE … #define regBIF_DEV0_PF3_DSTATE_VALUE_BASE_IDX … #define regDEV0_PF0_D3HOTD0_RST_CTRL … #define regDEV0_PF0_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF1_D3HOTD0_RST_CTRL … #define regDEV0_PF1_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF2_D3HOTD0_RST_CTRL … #define regDEV0_PF2_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF3_D3HOTD0_RST_CTRL … #define regDEV0_PF3_D3HOTD0_RST_CTRL_BASE_IDX … #define regBIF_PORT0_DSTATE_VALUE … #define regBIF_PORT0_DSTATE_VALUE_BASE_IDX … // addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk // base address: 0x10100000 #define regREGS_ROM_OFFSET_CTRL … #define regREGS_ROM_OFFSET_CTRL_BASE_IDX … #define regNBIF_STRAP_BIOS_CNTL … #define regNBIF_STRAP_BIOS_CNTL_BASE_IDX … #define regMISC_SCRATCH … #define regMISC_SCRATCH_BASE_IDX … #define regINTR_LINE_POLARITY … #define regINTR_LINE_POLARITY_BASE_IDX … #define regINTR_LINE_ENABLE … #define regINTR_LINE_ENABLE_BASE_IDX … #define regOUTSTANDING_VC_ALLOC … #define regOUTSTANDING_VC_ALLOC_BASE_IDX … #define regBIFC_MISC_CTRL0 … #define regBIFC_MISC_CTRL0_BASE_IDX … #define regBIFC_MISC_CTRL1 … #define regBIFC_MISC_CTRL1_BASE_IDX … #define regBIFC_BME_ERR_LOG_LB … #define regBIFC_BME_ERR_LOG_LB_BASE_IDX … #define regBIFC_LC_TIMER_CTRL … #define regBIFC_LC_TIMER_CTRL_BASE_IDX … #define regBIFC_RCCBIH_BME_ERR_LOG0 … #define regBIFC_RCCBIH_BME_ERR_LOG0_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_BASE_IDX … #define regBIFC_DMA_ATTR_CNTL2_DEV0 … #define regBIFC_DMA_ATTR_CNTL2_DEV0_BASE_IDX … #define regBME_DUMMY_CNTL_0 … #define regBME_DUMMY_CNTL_0_BASE_IDX … #define regBIFC_HSTARB_CNTL … #define regBIFC_HSTARB_CNTL_BASE_IDX … #define regBIFC_GSI_CNTL … #define regBIFC_GSI_CNTL_BASE_IDX … #define regBIFC_PCIEFUNC_CNTL … #define regBIFC_PCIEFUNC_CNTL_BASE_IDX … #define regBIFC_PASID_CHECK_DIS … #define regBIFC_PASID_CHECK_DIS_BASE_IDX … #define regBIFC_SDP_CNTL_0 … #define regBIFC_SDP_CNTL_0_BASE_IDX … #define regBIFC_SDP_CNTL_1 … #define regBIFC_SDP_CNTL_1_BASE_IDX … #define regBIFC_PASID_STS … #define regBIFC_PASID_STS_BASE_IDX … #define regBIFC_ATHUB_ACT_CNTL … #define regBIFC_ATHUB_ACT_CNTL_BASE_IDX … #define regBIFC_PERF_CNTL_0 … #define regBIFC_PERF_CNTL_0_BASE_IDX … #define regBIFC_PERF_CNTL_1 … #define regBIFC_PERF_CNTL_1_BASE_IDX … #define regBIFC_PERF_CNT_MMIO_RD_L32BIT … #define regBIFC_PERF_CNT_MMIO_RD_L32BIT_BASE_IDX … #define regBIFC_PERF_CNT_MMIO_WR_L32BIT … #define regBIFC_PERF_CNT_MMIO_WR_L32BIT_BASE_IDX … #define regBIFC_PERF_CNT_DMA_RD_L32BIT … #define regBIFC_PERF_CNT_DMA_RD_L32BIT_BASE_IDX … #define regBIFC_PERF_CNT_DMA_WR_L32BIT … #define regBIFC_PERF_CNT_DMA_WR_L32BIT_BASE_IDX … #define regNBIF_REGIF_ERRSET_CTRL … #define regNBIF_REGIF_ERRSET_CTRL_BASE_IDX … #define regBIFC_SDP_CNTL_2 … #define regBIFC_SDP_CNTL_2_BASE_IDX … #define regNBIF_PGMST_CTRL … #define regNBIF_PGMST_CTRL_BASE_IDX … #define regNBIF_PGSLV_CTRL … #define regNBIF_PGSLV_CTRL_BASE_IDX … #define regNBIF_PG_MISC_CTRL … #define regNBIF_PG_MISC_CTRL_BASE_IDX … #define regSMN_MST_EP_CNTL3 … #define regSMN_MST_EP_CNTL3_BASE_IDX … #define regSMN_MST_EP_CNTL4 … #define regSMN_MST_EP_CNTL4_BASE_IDX … #define regSMN_MST_CNTL1 … #define regSMN_MST_CNTL1_BASE_IDX … #define regSMN_MST_EP_CNTL5 … #define regSMN_MST_EP_CNTL5_BASE_IDX … #define regBIF_SELFRING_BUFFER_VID … #define regBIF_SELFRING_BUFFER_VID_BASE_IDX … #define regBIF_SELFRING_VECTOR_CNTL … #define regBIF_SELFRING_VECTOR_CNTL_BASE_IDX … #define regNBIF_STRAP_WRITE_CTRL … #define regNBIF_STRAP_WRITE_CTRL_BASE_IDX … #define regNBIF_INTX_DSTATE_MISC_CNTL … #define regNBIF_INTX_DSTATE_MISC_CNTL_BASE_IDX … #define regNBIF_PENDING_MISC_CNTL … #define regNBIF_PENDING_MISC_CNTL_BASE_IDX … #define regBIF_GMI_WRR_WEIGHT … #define regBIF_GMI_WRR_WEIGHT_BASE_IDX … #define regBIF_GMI_WRR_WEIGHT2 … #define regBIF_GMI_WRR_WEIGHT2_BASE_IDX … #define regBIF_GMI_WRR_WEIGHT3 … #define regBIF_GMI_WRR_WEIGHT3_BASE_IDX … #define regNBIF_PWRBRK_REQUEST … #define regNBIF_PWRBRK_REQUEST_BASE_IDX … #define regBIF_ATOMIC_ERR_LOG_DEV0_F0 … #define regBIF_ATOMIC_ERR_LOG_DEV0_F0_BASE_IDX … #define regBIF_ATOMIC_ERR_LOG_DEV0_F1 … #define regBIF_ATOMIC_ERR_LOG_DEV0_F1_BASE_IDX … #define regBIF_ATOMIC_ERR_LOG_DEV0_F2 … #define regBIF_ATOMIC_ERR_LOG_DEV0_F2_BASE_IDX … #define regBIF_ATOMIC_ERR_LOG_DEV0_F3 … #define regBIF_ATOMIC_ERR_LOG_DEV0_F3_BASE_IDX … #define regBIF_DMA_MP4_ERR_LOG … #define regBIF_DMA_MP4_ERR_LOG_BASE_IDX … #define regBIF_PASID_ERR_LOG … #define regBIF_PASID_ERR_LOG_BASE_IDX … #define regBIF_PASID_ERR_CLR … #define regBIF_PASID_ERR_CLR_BASE_IDX … #define regNBIF_VWIRE_CTRL … #define regNBIF_VWIRE_CTRL_BASE_IDX … #define regNBIF_SMN_VWR_VCHG_DIS_CTRL … #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_BASE_IDX … #define regNBIF_SMN_VWR_VCHG_RST_CTRL0 … #define regNBIF_SMN_VWR_VCHG_RST_CTRL0_BASE_IDX … #define regNBIF_SMN_VWR_VCHG_TRIG … #define regNBIF_SMN_VWR_VCHG_TRIG_BASE_IDX … #define regNBIF_SMN_VWR_WTRIG_CNTL … #define regNBIF_SMN_VWR_WTRIG_CNTL_BASE_IDX … #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_1 … #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_1_BASE_IDX … #define regNBIF_MGCG_CTRL_LCLK … #define regNBIF_MGCG_CTRL_LCLK_BASE_IDX … #define regNBIF_DS_CTRL_LCLK … #define regNBIF_DS_CTRL_LCLK_BASE_IDX … #define regSMN_MST_CNTL0 … #define regSMN_MST_CNTL0_BASE_IDX … #define regSMN_MST_EP_CNTL1 … #define regSMN_MST_EP_CNTL1_BASE_IDX … #define regSMN_MST_EP_CNTL2 … #define regSMN_MST_EP_CNTL2_BASE_IDX … #define regNBIF_SDP_VWR_VCHG_DIS_CTRL … #define regNBIF_SDP_VWR_VCHG_DIS_CTRL_BASE_IDX … #define regNBIF_SDP_VWR_VCHG_RST_CTRL0 … #define regNBIF_SDP_VWR_VCHG_RST_CTRL0_BASE_IDX … #define regNBIF_SDP_VWR_VCHG_RST_CTRL1 … #define regNBIF_SDP_VWR_VCHG_RST_CTRL1_BASE_IDX … #define regNBIF_SDP_VWR_VCHG_TRIG … #define regNBIF_SDP_VWR_VCHG_TRIG_BASE_IDX … #define regNBIF_SHUB_TODET_CTRL … #define regNBIF_SHUB_TODET_CTRL_BASE_IDX … #define regNBIF_SHUB_TODET_CLIENT_CTRL … #define regNBIF_SHUB_TODET_CLIENT_CTRL_BASE_IDX … #define regNBIF_SHUB_TODET_CLIENT_STATUS … #define regNBIF_SHUB_TODET_CLIENT_STATUS_BASE_IDX … #define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL … #define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL_BASE_IDX … #define regNBIF_SHUB_TODET_CLIENT_CTRL2 … #define regNBIF_SHUB_TODET_CLIENT_CTRL2_BASE_IDX … #define regNBIF_SHUB_TODET_CLIENT_STATUS2 … #define regNBIF_SHUB_TODET_CLIENT_STATUS2_BASE_IDX … #define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL2 … #define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL2_BASE_IDX … #define regBIFC_BME_ERR_LOG_HB … #define regBIFC_BME_ERR_LOG_HB_BASE_IDX … #define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC … #define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC … #define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_GMI_SDP_REQ_POOLCRED_ALLOC … #define regBIFC_GMI_SDP_REQ_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_GMI_SDP_DAT_POOLCRED_ALLOC … #define regBIFC_GMI_SDP_DAT_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_GMI_SST_RDRSP_POOLCRED_ALLOC … #define regBIFC_GMI_SST_RDRSP_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_GMI_SST_WRRSP_POOLCRED_ALLOC … #define regBIFC_GMI_SST_WRRSP_POOLCRED_ALLOC_BASE_IDX … #define regDISCON_HYSTERESIS_HEAD_CTRL … #define regDISCON_HYSTERESIS_HEAD_CTRL_BASE_IDX … #define regBIFC_EARLY_WAKEUP_CNTL … #define regBIFC_EARLY_WAKEUP_CNTL_BASE_IDX … #define regBIFC_PERF_CNT_MMIO_RD_H16BIT … #define regBIFC_PERF_CNT_MMIO_RD_H16BIT_BASE_IDX … #define regBIFC_PERF_CNT_MMIO_WR_H16BIT … #define regBIFC_PERF_CNT_MMIO_WR_H16BIT_BASE_IDX … #define regBIFC_PERF_CNT_DMA_RD_H16BIT … #define regBIFC_PERF_CNT_DMA_RD_H16BIT_BASE_IDX … #define regBIFC_PERF_CNT_DMA_WR_H16BIT … #define regBIFC_PERF_CNT_DMA_WR_H16BIT_BASE_IDX … // addressBlock: nbio_nbif0_bif_misc_pfvf_bif_misc_pfvf_regblk // base address: 0x10100000 // addressBlock: nbio_nbif0_bif_ras_bif_ras_regblk // base address: 0x10100000 #define regBIFL_RAS_CENTRAL_CNTL … #define regBIFL_RAS_CENTRAL_CNTL_BASE_IDX … #define regBIFL_RAS_CENTRAL_STATUS … #define regBIFL_RAS_CENTRAL_STATUS_BASE_IDX … #define regBIFL_RAS_LEAF0_CTRL … #define regBIFL_RAS_LEAF0_CTRL_BASE_IDX … #define regBIFL_RAS_LEAF1_CTRL … #define regBIFL_RAS_LEAF1_CTRL_BASE_IDX … #define regBIFL_RAS_LEAF2_CTRL … #define regBIFL_RAS_LEAF2_CTRL_BASE_IDX … #define regBIFL_RAS_LEAF3_CTRL … #define regBIFL_RAS_LEAF3_CTRL_BASE_IDX … #define regBIFL_RAS_LEAF0_STATUS … #define regBIFL_RAS_LEAF0_STATUS_BASE_IDX … #define regBIFL_RAS_LEAF1_STATUS … #define regBIFL_RAS_LEAF1_STATUS_BASE_IDX … #define regBIFL_RAS_LEAF2_STATUS … #define regBIFL_RAS_LEAF2_STATUS_BASE_IDX … #define regBIFL_RAS_LEAF3_STATUS … #define regBIFL_RAS_LEAF3_STATUS_BASE_IDX … #define regBIFL_IOHUB_RAS_IH_CNTL … #define regBIFL_IOHUB_RAS_IH_CNTL_BASE_IDX … #define regBIFL_RAS_VWR_FROM_IOHUB … #define regBIFL_RAS_VWR_FROM_IOHUB_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 // base address: 0x10120000 #define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED … #define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_CNTL … #define regRCC_DWN_DEV0_2_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_F0 … #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_F0_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC … #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC2 … #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC2_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 // base address: 0x10120000 #define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL … #define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV0_2_PCIEP_STRAP_MISC … #define regRCC_DWNP_DEV0_2_PCIEP_STRAP_MISC_BASE_IDX … #define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 // base address: 0x10120000 #define regRCC_EP_DEV0_2_EP_PCIE_SCRATCH … #define regRCC_EP_DEV0_2_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV0_2_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_STRAP_MISC … #define regRCC_EP_DEV0_2_EP_PCIE_STRAP_MISC_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_STRAP_MISC2 … #define regRCC_EP_DEV0_2_EP_PCIE_STRAP_MISC2_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED … #define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 // base address: 0x10120000 #define regRCC_DEV0_1_RCC_ERR_INT_CNTL … #define regRCC_DEV0_1_RCC_ERR_INT_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_BACO_CNTL_MISC … #define regRCC_DEV0_1_RCC_BACO_CNTL_MISC_BASE_IDX … #define regRCC_DEV0_1_RCC_RESET_EN … #define regRCC_DEV0_1_RCC_RESET_EN_BASE_IDX … #define regRCC_DEV0_2_RCC_VDM_SUPPORT … #define regRCC_DEV0_2_RCC_VDM_SUPPORT_BASE_IDX … #define regRCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0 … #define regRCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0_BASE_IDX … #define regRCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1 … #define regRCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1_BASE_IDX … #define regRCC_DEV0_1_RCC_GPUIOV_REGION … #define regRCC_DEV0_1_RCC_GPUIOV_REGION_BASE_IDX … #define regRCC_DEV0_1_RCC_GPU_HOSTVM_EN … #define regRCC_DEV0_1_RCC_GPU_HOSTVM_EN_BASE_IDX … #define regRCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL … #define regRCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_CONSOLE_IOV_FIRST_VF_OFFSET … #define regRCC_DEV0_1_RCC_CONSOLE_IOV_FIRST_VF_OFFSET_BASE_IDX … #define regRCC_DEV0_1_RCC_CONSOLE_IOV_VF_STRIDE … #define regRCC_DEV0_1_RCC_CONSOLE_IOV_VF_STRIDE_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER_REG_RANGE0 … #define regRCC_DEV0_1_RCC_PEER_REG_RANGE0_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER_REG_RANGE1 … #define regRCC_DEV0_1_RCC_PEER_REG_RANGE1_BASE_IDX … #define regRCC_DEV0_2_RCC_BUS_CNTL … #define regRCC_DEV0_2_RCC_BUS_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_CONFIG_CNTL … #define regRCC_DEV0_1_RCC_CONFIG_CNTL_BASE_IDX … #define regRCC_DEV0_1_RCC_CONFIG_F0_BASE … #define regRCC_DEV0_1_RCC_CONFIG_F0_BASE_BASE_IDX … #define regRCC_DEV0_1_RCC_CONFIG_APER_SIZE … #define regRCC_DEV0_1_RCC_CONFIG_APER_SIZE_BASE_IDX … #define regRCC_DEV0_1_RCC_CONFIG_REG_APER_SIZE … #define regRCC_DEV0_1_RCC_CONFIG_REG_APER_SIZE_BASE_IDX … #define regRCC_DEV0_1_RCC_XDMA_LO … #define regRCC_DEV0_1_RCC_XDMA_LO_BASE_IDX … #define regRCC_DEV0_1_RCC_XDMA_HI … #define regRCC_DEV0_1_RCC_XDMA_HI_BASE_IDX … #define regRCC_DEV0_2_RCC_FEATURES_CONTROL_MISC … #define regRCC_DEV0_2_RCC_FEATURES_CONTROL_MISC_BASE_IDX … #define regRCC_DEV0_1_RCC_BUSNUM_CNTL1 … #define regRCC_DEV0_1_RCC_BUSNUM_CNTL1_BASE_IDX … #define regRCC_DEV0_1_RCC_BUSNUM_LIST0 … #define regRCC_DEV0_1_RCC_BUSNUM_LIST0_BASE_IDX … #define regRCC_DEV0_1_RCC_BUSNUM_LIST1 … #define regRCC_DEV0_1_RCC_BUSNUM_LIST1_BASE_IDX … #define regRCC_DEV0_1_RCC_BUSNUM_CNTL2 … #define regRCC_DEV0_1_RCC_BUSNUM_CNTL2_BASE_IDX … #define regRCC_DEV0_1_RCC_CAPTURE_HOST_BUSNUM … #define regRCC_DEV0_1_RCC_CAPTURE_HOST_BUSNUM_BASE_IDX … #define regRCC_DEV0_1_RCC_HOST_BUSNUM … #define regRCC_DEV0_1_RCC_HOST_BUSNUM_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER0_FB_OFFSET_HI … #define regRCC_DEV0_1_RCC_PEER0_FB_OFFSET_HI_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER0_FB_OFFSET_LO … #define regRCC_DEV0_1_RCC_PEER0_FB_OFFSET_LO_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER1_FB_OFFSET_HI … #define regRCC_DEV0_1_RCC_PEER1_FB_OFFSET_HI_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER1_FB_OFFSET_LO … #define regRCC_DEV0_1_RCC_PEER1_FB_OFFSET_LO_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER2_FB_OFFSET_HI … #define regRCC_DEV0_1_RCC_PEER2_FB_OFFSET_HI_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER2_FB_OFFSET_LO … #define regRCC_DEV0_1_RCC_PEER2_FB_OFFSET_LO_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER3_FB_OFFSET_HI … #define regRCC_DEV0_1_RCC_PEER3_FB_OFFSET_HI_BASE_IDX … #define regRCC_DEV0_1_RCC_PEER3_FB_OFFSET_LO … #define regRCC_DEV0_1_RCC_PEER3_FB_OFFSET_LO_BASE_IDX … #define regRCC_DEV0_1_RCC_DEVFUNCNUM_LIST0 … #define regRCC_DEV0_1_RCC_DEVFUNCNUM_LIST0_BASE_IDX … #define regRCC_DEV0_1_RCC_DEVFUNCNUM_LIST1 … #define regRCC_DEV0_1_RCC_DEVFUNCNUM_LIST1_BASE_IDX … #define regRCC_DEV0_2_RCC_DEV0_LINK_CNTL … #define regRCC_DEV0_2_RCC_DEV0_LINK_CNTL_BASE_IDX … #define regRCC_DEV0_2_RCC_CMN_LINK_CNTL … #define regRCC_DEV0_2_RCC_CMN_LINK_CNTL_BASE_IDX … #define regRCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE … #define regRCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE_BASE_IDX … #define regRCC_DEV0_2_RCC_LTR_LSWITCH_CNTL … #define regRCC_DEV0_2_RCC_LTR_LSWITCH_CNTL_BASE_IDX … #define regRCC_DEV0_2_RCC_MH_ARB_CNTL … #define regRCC_DEV0_2_RCC_MH_ARB_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_SYSDEC // base address: 0x10120000 #define regBIF_BX1_PCIE_INDEX … #define regBIF_BX1_PCIE_INDEX_BASE_IDX … #define regBIF_BX1_PCIE_DATA … #define regBIF_BX1_PCIE_DATA_BASE_IDX … #define regBIF_BX1_PCIE_INDEX2 … #define regBIF_BX1_PCIE_INDEX2_BASE_IDX … #define regBIF_BX1_PCIE_DATA2 … #define regBIF_BX1_PCIE_DATA2_BASE_IDX … #define regBIF_BX1_PCIE_INDEX_HI … #define regBIF_BX1_PCIE_INDEX_HI_BASE_IDX … #define regBIF_BX1_PCIE_INDEX2_HI … #define regBIF_BX1_PCIE_INDEX2_HI_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_0 … #define regBIF_BX1_SBIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_1 … #define regBIF_BX1_SBIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_2 … #define regBIF_BX1_SBIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_3 … #define regBIF_BX1_SBIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_0 … #define regBIF_BX1_BIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_1 … #define regBIF_BX1_BIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_2 … #define regBIF_BX1_BIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_3 … #define regBIF_BX1_BIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_4 … #define regBIF_BX1_BIOS_SCRATCH_4_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_5 … #define regBIF_BX1_BIOS_SCRATCH_5_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_6 … #define regBIF_BX1_BIOS_SCRATCH_6_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_7 … #define regBIF_BX1_BIOS_SCRATCH_7_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_8 … #define regBIF_BX1_BIOS_SCRATCH_8_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_9 … #define regBIF_BX1_BIOS_SCRATCH_9_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_10 … #define regBIF_BX1_BIOS_SCRATCH_10_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_11 … #define regBIF_BX1_BIOS_SCRATCH_11_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_12 … #define regBIF_BX1_BIOS_SCRATCH_12_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_13 … #define regBIF_BX1_BIOS_SCRATCH_13_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_14 … #define regBIF_BX1_BIOS_SCRATCH_14_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_15 … #define regBIF_BX1_BIOS_SCRATCH_15_BASE_IDX … #define regBIF_BX1_BIF_RLC_INTR_CNTL … #define regBIF_BX1_BIF_RLC_INTR_CNTL_BASE_IDX … #define regBIF_BX1_BIF_VCE_INTR_CNTL … #define regBIF_BX1_BIF_VCE_INTR_CNTL_BASE_IDX … #define regBIF_BX1_BIF_UVD_INTR_CNTL … #define regBIF_BX1_BIF_UVD_INTR_CNTL_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR0 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR0_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR1 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR1_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR2 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR2_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR3 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR3_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR4 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR4_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR5 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR5_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR6 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR6_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR7 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR7_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_CNTL … #define regBIF_BX1_GFX_MMIOREG_CAM_CNTL_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL … #define regBIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ONE_CPL … #define regBIF_BX1_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define regBIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_0 … #define regBIF_BX1_DRIVER_SCRATCH_0_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_1 … #define regBIF_BX1_DRIVER_SCRATCH_1_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_2 … #define regBIF_BX1_DRIVER_SCRATCH_2_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_3 … #define regBIF_BX1_DRIVER_SCRATCH_3_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_4 … #define regBIF_BX1_DRIVER_SCRATCH_4_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_5 … #define regBIF_BX1_DRIVER_SCRATCH_5_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_6 … #define regBIF_BX1_DRIVER_SCRATCH_6_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_7 … #define regBIF_BX1_DRIVER_SCRATCH_7_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_8 … #define regBIF_BX1_DRIVER_SCRATCH_8_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_9 … #define regBIF_BX1_DRIVER_SCRATCH_9_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_10 … #define regBIF_BX1_DRIVER_SCRATCH_10_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_11 … #define regBIF_BX1_DRIVER_SCRATCH_11_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_12 … #define regBIF_BX1_DRIVER_SCRATCH_12_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_13 … #define regBIF_BX1_DRIVER_SCRATCH_13_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_14 … #define regBIF_BX1_DRIVER_SCRATCH_14_BASE_IDX … #define regBIF_BX1_DRIVER_SCRATCH_15 … #define regBIF_BX1_DRIVER_SCRATCH_15_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_0 … #define regBIF_BX1_FW_SCRATCH_0_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_1 … #define regBIF_BX1_FW_SCRATCH_1_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_2 … #define regBIF_BX1_FW_SCRATCH_2_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_3 … #define regBIF_BX1_FW_SCRATCH_3_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_4 … #define regBIF_BX1_FW_SCRATCH_4_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_5 … #define regBIF_BX1_FW_SCRATCH_5_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_6 … #define regBIF_BX1_FW_SCRATCH_6_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_7 … #define regBIF_BX1_FW_SCRATCH_7_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_8 … #define regBIF_BX1_FW_SCRATCH_8_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_9 … #define regBIF_BX1_FW_SCRATCH_9_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_10 … #define regBIF_BX1_FW_SCRATCH_10_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_11 … #define regBIF_BX1_FW_SCRATCH_11_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_12 … #define regBIF_BX1_FW_SCRATCH_12_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_13 … #define regBIF_BX1_FW_SCRATCH_13_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_14 … #define regBIF_BX1_FW_SCRATCH_14_BASE_IDX … #define regBIF_BX1_FW_SCRATCH_15 … #define regBIF_BX1_FW_SCRATCH_15_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_4 … #define regBIF_BX1_SBIOS_SCRATCH_4_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_5 … #define regBIF_BX1_SBIOS_SCRATCH_5_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_6 … #define regBIF_BX1_SBIOS_SCRATCH_6_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_7 … #define regBIF_BX1_SBIOS_SCRATCH_7_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_8 … #define regBIF_BX1_SBIOS_SCRATCH_8_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_9 … #define regBIF_BX1_SBIOS_SCRATCH_9_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_10 … #define regBIF_BX1_SBIOS_SCRATCH_10_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_11 … #define regBIF_BX1_SBIOS_SCRATCH_11_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_12 … #define regBIF_BX1_SBIOS_SCRATCH_12_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_13 … #define regBIF_BX1_SBIOS_SCRATCH_13_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_14 … #define regBIF_BX1_SBIOS_SCRATCH_14_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_15 … #define regBIF_BX1_SBIOS_SCRATCH_15_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC // base address: 0x10120000 #define regBIF_BX_PF1_MM_INDEX … #define regBIF_BX_PF1_MM_INDEX_BASE_IDX … #define regBIF_BX_PF1_MM_DATA … #define regBIF_BX_PF1_MM_DATA_BASE_IDX … #define regBIF_BX_PF1_MM_INDEX_HI … #define regBIF_BX_PF1_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 // base address: 0x10120000 #define regBIF_BX1_CC_BIF_BX_STRAP0 … #define regBIF_BX1_CC_BIF_BX_STRAP0_BASE_IDX … #define regBIF_BX1_CC_BIF_BX_PINSTRAP0 … #define regBIF_BX1_CC_BIF_BX_PINSTRAP0_BASE_IDX … #define regBIF_BX1_BIF_MM_INDACCESS_CNTL … #define regBIF_BX1_BIF_MM_INDACCESS_CNTL_BASE_IDX … #define regBIF_BX1_BUS_CNTL … #define regBIF_BX1_BUS_CNTL_BASE_IDX … #define regBIF_BX1_BIF_SCRATCH0 … #define regBIF_BX1_BIF_SCRATCH0_BASE_IDX … #define regBIF_BX1_BIF_SCRATCH1 … #define regBIF_BX1_BIF_SCRATCH1_BASE_IDX … #define regBIF_BX1_BX_RESET_EN … #define regBIF_BX1_BX_RESET_EN_BASE_IDX … #define regBIF_BX1_MM_CFGREGS_CNTL … #define regBIF_BX1_MM_CFGREGS_CNTL_BASE_IDX … #define regBIF_BX1_BX_RESET_CNTL … #define regBIF_BX1_BX_RESET_CNTL_BASE_IDX … #define regBIF_BX1_INTERRUPT_CNTL … #define regBIF_BX1_INTERRUPT_CNTL_BASE_IDX … #define regBIF_BX1_INTERRUPT_CNTL2 … #define regBIF_BX1_INTERRUPT_CNTL2_BASE_IDX … #define regBIF_BX1_CLKREQB_PAD_CNTL … #define regBIF_BX1_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_FEATURES_CONTROL_MISC … #define regBIF_BX1_BIF_FEATURES_CONTROL_MISC_BASE_IDX … #define regBIF_BX1_HDP_ATOMIC_CONTROL_MISC … #define regBIF_BX1_HDP_ATOMIC_CONTROL_MISC_BASE_IDX … #define regBIF_BX1_BIF_DOORBELL_CNTL … #define regBIF_BX1_BIF_DOORBELL_CNTL_BASE_IDX … #define regBIF_BX1_BIF_DOORBELL_INT_CNTL … #define regBIF_BX1_BIF_DOORBELL_INT_CNTL_BASE_IDX … #define regBIF_BX1_BIF_FB_EN … #define regBIF_BX1_BIF_FB_EN_BASE_IDX … #define regBIF_BX1_BIF_INTR_CNTL … #define regBIF_BX1_BIF_INTR_CNTL_BASE_IDX … #define regBIF_BX1_BIF_MST_TRANS_PENDING_VF … #define regBIF_BX1_BIF_MST_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX1_BIF_SLV_TRANS_PENDING_VF … #define regBIF_BX1_BIF_SLV_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX1_MEM_TYPE_CNTL … #define regBIF_BX1_MEM_TYPE_CNTL_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_CNTL … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_0 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_0_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_1 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_1_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_2 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_2_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_3 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_3_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_4 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_4_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_5 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_5_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_6 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_6_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_7 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_7_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_8 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_8_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_9 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_9_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_10 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_10_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_11 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_11_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_12 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_12_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_13 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_13_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_14 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_14_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_15 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_15_BASE_IDX … #define regBIF_BX1_VF_REGWR_EN … #define regBIF_BX1_VF_REGWR_EN_BASE_IDX … #define regBIF_BX1_VF_DOORBELL_EN … #define regBIF_BX1_VF_DOORBELL_EN_BASE_IDX … #define regBIF_BX1_VF_FB_EN … #define regBIF_BX1_VF_FB_EN_BASE_IDX … #define regBIF_BX1_VF_REGWR_STATUS … #define regBIF_BX1_VF_REGWR_STATUS_BASE_IDX … #define regBIF_BX1_VF_DOORBELL_STATUS … #define regBIF_BX1_VF_DOORBELL_STATUS_BASE_IDX … #define regBIF_BX1_VF_FB_STATUS … #define regBIF_BX1_VF_FB_STATUS_BASE_IDX … #define regBIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL … #define regBIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX … #define regBIF_BX1_REMAP_HDP_REG_FLUSH_CNTL … #define regBIF_BX1_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX … #define regBIF_BX1_BIF_RB_CNTL … #define regBIF_BX1_BIF_RB_CNTL_BASE_IDX … #define regBIF_BX1_BIF_RB_BASE … #define regBIF_BX1_BIF_RB_BASE_BASE_IDX … #define regBIF_BX1_BIF_RB_RPTR … #define regBIF_BX1_BIF_RB_RPTR_BASE_IDX … #define regBIF_BX1_BIF_RB_WPTR … #define regBIF_BX1_BIF_RB_WPTR_BASE_IDX … #define regBIF_BX1_BIF_RB_WPTR_ADDR_HI … #define regBIF_BX1_BIF_RB_WPTR_ADDR_HI_BASE_IDX … #define regBIF_BX1_BIF_RB_WPTR_ADDR_LO … #define regBIF_BX1_BIF_RB_WPTR_ADDR_LO_BASE_IDX … #define regBIF_BX1_MAILBOX_INDEX … #define regBIF_BX1_MAILBOX_INDEX_BASE_IDX … #define regBIF_BX1_BIF_MP1_INTR_CTRL … #define regBIF_BX1_BIF_MP1_INTR_CTRL_BASE_IDX … #define regBIF_BX1_BIF_VCN0_GPUIOV_CFG_SIZE … #define regBIF_BX1_BIF_VCN0_GPUIOV_CFG_SIZE_BASE_IDX … #define regBIF_BX1_BIF_VCN1_GPUIOV_CFG_SIZE … #define regBIF_BX1_BIF_VCN1_GPUIOV_CFG_SIZE_BASE_IDX … #define regBIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define regBIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX … #define regBIF_BX1_BIF_PERSTB_PAD_CNTL … #define regBIF_BX1_BIF_PERSTB_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_PX_EN_PAD_CNTL … #define regBIF_BX1_BIF_PX_EN_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_REFPADKIN_PAD_CNTL … #define regBIF_BX1_BIF_REFPADKIN_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_CLKREQB_PAD_CNTL … #define regBIF_BX1_BIF_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_PWRBRK_PAD_CNTL … #define regBIF_BX1_BIF_PWRBRK_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_WAKEB_PAD_CNTL … #define regBIF_BX1_BIF_WAKEB_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_VAUX_PRESENT_PAD_CNTL … #define regBIF_BX1_BIF_VAUX_PRESENT_PAD_CNTL_BASE_IDX … #define regBIF_BX1_PCIE_PAR_SAVE_RESTORE_CNTL … #define regBIF_BX1_PCIE_PAR_SAVE_RESTORE_CNTL_BASE_IDX … #define regBIF_BX1_BIF_S5_MEM_POWER_CTRL0 … #define regBIF_BX1_BIF_S5_MEM_POWER_CTRL0_BASE_IDX … #define regBIF_BX1_BIF_S5_MEM_POWER_CTRL1 … #define regBIF_BX1_BIF_S5_MEM_POWER_CTRL1_BASE_IDX … #define regBIF_BX1_BIF_S5_DUMMY_REGS … #define regBIF_BX1_BIF_S5_DUMMY_REGS_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 // base address: 0x10120000 #define regBIF_BX_PF1_BIF_BME_STATUS … #define regBIF_BX_PF1_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_PF1_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_PF1_BIF_ATOMIC_ERR_LOG_BASE_IDX … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF1_GPU_HDP_FLUSH_REQ … #define regBIF_BX_PF1_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_PF1_GPU_HDP_FLUSH_DONE … #define regBIF_BX_PF1_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_PF1_BIF_TRANS_PENDING … #define regBIF_BX_PF1_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_CONTROL … #define regBIF_BX_PF1_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_INT_CNTL … #define regBIF_BX_PF1_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_PF1_BIF_VMHV_MAILBOX … #define regBIF_BX_PF1_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1:1 // base address: 0x10120000 #define regRCC_STRAP2_RCC_BIF_STRAP0 … #define regRCC_STRAP2_RCC_BIF_STRAP0_BASE_IDX … #define regRCC_STRAP2_RCC_BIF_STRAP1 … #define regRCC_STRAP2_RCC_BIF_STRAP1_BASE_IDX … #define regRCC_STRAP2_RCC_BIF_STRAP2 … #define regRCC_STRAP2_RCC_BIF_STRAP2_BASE_IDX … #define regRCC_STRAP2_RCC_BIF_STRAP3 … #define regRCC_STRAP2_RCC_BIF_STRAP3_BASE_IDX … #define regRCC_STRAP2_RCC_BIF_STRAP4 … #define regRCC_STRAP2_RCC_BIF_STRAP4_BASE_IDX … #define regRCC_STRAP2_RCC_BIF_STRAP5 … #define regRCC_STRAP2_RCC_BIF_STRAP5_BASE_IDX … #define regRCC_STRAP2_RCC_BIF_STRAP6 … #define regRCC_STRAP2_RCC_BIF_STRAP6_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP0 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP0_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP1 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP1_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP10 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP10_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP11 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP11_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP12 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP12_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP13 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP13_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP14 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP14_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP2 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP2_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP3 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP3_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP4 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP4_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP5 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP5_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP6 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP6_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP7 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP7_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP8 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP8_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP9 … #define regRCC_STRAP2_RCC_DEV0_PORT_STRAP9_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP0 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP0_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP1 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP1_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP13 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP13_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP14 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP14_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP15 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP15_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP16 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP16_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP17 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP17_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP18 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP18_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP2 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP2_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP26 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP26_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP3 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP3_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP4 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP4_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP5 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP5_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP8 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP8_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP9 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP9_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP0 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP0_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP2 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP2_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP20 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP20_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP21 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP21_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP22 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP22_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP23 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP23_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP24 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP24_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP25 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP25_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP3 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP3_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP4 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP4_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP5 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP5_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP6 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP6_BASE_IDX … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP7 … #define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP7_BASE_IDX … // addressBlock: nbio_nbif0_gdc_dma_sion_SIONDEC // base address: 0x1400000 #define regGDC_DMA_SION_CL0_RdRsp_BurstTarget_REG0 … #define regGDC_DMA_SION_CL0_RdRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_RdRsp_BurstTarget_REG1 … #define regGDC_DMA_SION_CL0_RdRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_RdRsp_TimeSlot_REG0 … #define regGDC_DMA_SION_CL0_RdRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_RdRsp_TimeSlot_REG1 … #define regGDC_DMA_SION_CL0_RdRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_WrRsp_BurstTarget_REG0 … #define regGDC_DMA_SION_CL0_WrRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_WrRsp_BurstTarget_REG1 … #define regGDC_DMA_SION_CL0_WrRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_WrRsp_TimeSlot_REG0 … #define regGDC_DMA_SION_CL0_WrRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_WrRsp_TimeSlot_REG1 … #define regGDC_DMA_SION_CL0_WrRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_Req_BurstTarget_REG0 … #define regGDC_DMA_SION_CL0_Req_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_Req_BurstTarget_REG1 … #define regGDC_DMA_SION_CL0_Req_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_Req_TimeSlot_REG0 … #define regGDC_DMA_SION_CL0_Req_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_Req_TimeSlot_REG1 … #define regGDC_DMA_SION_CL0_Req_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_ReqPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL0_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_ReqPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL0_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_DataPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL0_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_DataPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL0_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_RdRspPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL0_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_RdRspPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL0_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL0_WrRspPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL0_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL0_WrRspPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL0_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_RdRsp_BurstTarget_REG0 … #define regGDC_DMA_SION_CL1_RdRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_RdRsp_BurstTarget_REG1 … #define regGDC_DMA_SION_CL1_RdRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_RdRsp_TimeSlot_REG0 … #define regGDC_DMA_SION_CL1_RdRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_RdRsp_TimeSlot_REG1 … #define regGDC_DMA_SION_CL1_RdRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_WrRsp_BurstTarget_REG0 … #define regGDC_DMA_SION_CL1_WrRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_WrRsp_BurstTarget_REG1 … #define regGDC_DMA_SION_CL1_WrRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_WrRsp_TimeSlot_REG0 … #define regGDC_DMA_SION_CL1_WrRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_WrRsp_TimeSlot_REG1 … #define regGDC_DMA_SION_CL1_WrRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_Req_BurstTarget_REG0 … #define regGDC_DMA_SION_CL1_Req_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_Req_BurstTarget_REG1 … #define regGDC_DMA_SION_CL1_Req_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_Req_TimeSlot_REG0 … #define regGDC_DMA_SION_CL1_Req_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_Req_TimeSlot_REG1 … #define regGDC_DMA_SION_CL1_Req_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_ReqPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL1_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_ReqPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL1_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_DataPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL1_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_DataPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL1_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_RdRspPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL1_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_RdRspPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL1_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL1_WrRspPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL1_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL1_WrRspPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL1_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_RdRsp_BurstTarget_REG0 … #define regGDC_DMA_SION_CL2_RdRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_RdRsp_BurstTarget_REG1 … #define regGDC_DMA_SION_CL2_RdRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_RdRsp_TimeSlot_REG0 … #define regGDC_DMA_SION_CL2_RdRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_RdRsp_TimeSlot_REG1 … #define regGDC_DMA_SION_CL2_RdRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_WrRsp_BurstTarget_REG0 … #define regGDC_DMA_SION_CL2_WrRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_WrRsp_BurstTarget_REG1 … #define regGDC_DMA_SION_CL2_WrRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_WrRsp_TimeSlot_REG0 … #define regGDC_DMA_SION_CL2_WrRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_WrRsp_TimeSlot_REG1 … #define regGDC_DMA_SION_CL2_WrRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_Req_BurstTarget_REG0 … #define regGDC_DMA_SION_CL2_Req_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_Req_BurstTarget_REG1 … #define regGDC_DMA_SION_CL2_Req_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_Req_TimeSlot_REG0 … #define regGDC_DMA_SION_CL2_Req_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_Req_TimeSlot_REG1 … #define regGDC_DMA_SION_CL2_Req_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_ReqPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL2_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_ReqPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL2_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_DataPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL2_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_DataPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL2_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_RdRspPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL2_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_RdRspPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL2_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL2_WrRspPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL2_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL2_WrRspPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL2_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_RdRsp_BurstTarget_REG0 … #define regGDC_DMA_SION_CL3_RdRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_RdRsp_BurstTarget_REG1 … #define regGDC_DMA_SION_CL3_RdRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_RdRsp_TimeSlot_REG0 … #define regGDC_DMA_SION_CL3_RdRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_RdRsp_TimeSlot_REG1 … #define regGDC_DMA_SION_CL3_RdRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_WrRsp_BurstTarget_REG0 … #define regGDC_DMA_SION_CL3_WrRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_WrRsp_BurstTarget_REG1 … #define regGDC_DMA_SION_CL3_WrRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_WrRsp_TimeSlot_REG0 … #define regGDC_DMA_SION_CL3_WrRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_WrRsp_TimeSlot_REG1 … #define regGDC_DMA_SION_CL3_WrRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_Req_BurstTarget_REG0 … #define regGDC_DMA_SION_CL3_Req_BurstTarget_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_Req_BurstTarget_REG1 … #define regGDC_DMA_SION_CL3_Req_BurstTarget_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_Req_TimeSlot_REG0 … #define regGDC_DMA_SION_CL3_Req_TimeSlot_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_Req_TimeSlot_REG1 … #define regGDC_DMA_SION_CL3_Req_TimeSlot_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_ReqPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL3_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_ReqPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL3_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_DataPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL3_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_DataPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL3_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_RdRspPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL3_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_RdRspPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL3_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CL3_WrRspPoolCredit_Alloc_REG0 … #define regGDC_DMA_SION_CL3_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_DMA_SION_CL3_WrRspPoolCredit_Alloc_REG1 … #define regGDC_DMA_SION_CL3_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_DMA_SION_CNTL_REG0 … #define regGDC_DMA_SION_CNTL_REG0_BASE_IDX … #define regGDC_DMA_SION_CNTL_REG1 … #define regGDC_DMA_SION_CNTL_REG1_BASE_IDX … // addressBlock: nbio_nbif0_gdc_hst_sion_SIONDEC // base address: 0x1400000 #define regGDC_HST_SION_CL0_RdRsp_BurstTarget_REG0 … #define regGDC_HST_SION_CL0_RdRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_RdRsp_BurstTarget_REG1 … #define regGDC_HST_SION_CL0_RdRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_RdRsp_TimeSlot_REG0 … #define regGDC_HST_SION_CL0_RdRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_RdRsp_TimeSlot_REG1 … #define regGDC_HST_SION_CL0_RdRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_WrRsp_BurstTarget_REG0 … #define regGDC_HST_SION_CL0_WrRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_WrRsp_BurstTarget_REG1 … #define regGDC_HST_SION_CL0_WrRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_WrRsp_TimeSlot_REG0 … #define regGDC_HST_SION_CL0_WrRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_WrRsp_TimeSlot_REG1 … #define regGDC_HST_SION_CL0_WrRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_Req_BurstTarget_REG0 … #define regGDC_HST_SION_CL0_Req_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_Req_BurstTarget_REG1 … #define regGDC_HST_SION_CL0_Req_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_Req_TimeSlot_REG0 … #define regGDC_HST_SION_CL0_Req_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_Req_TimeSlot_REG1 … #define regGDC_HST_SION_CL0_Req_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_ReqPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL0_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_ReqPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL0_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_DataPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL0_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_DataPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL0_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_RdRspPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL0_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_RdRspPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL0_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL0_WrRspPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL0_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL0_WrRspPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL0_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_RdRsp_BurstTarget_REG0 … #define regGDC_HST_SION_CL1_RdRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_RdRsp_BurstTarget_REG1 … #define regGDC_HST_SION_CL1_RdRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_RdRsp_TimeSlot_REG0 … #define regGDC_HST_SION_CL1_RdRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_RdRsp_TimeSlot_REG1 … #define regGDC_HST_SION_CL1_RdRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_WrRsp_BurstTarget_REG0 … #define regGDC_HST_SION_CL1_WrRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_WrRsp_BurstTarget_REG1 … #define regGDC_HST_SION_CL1_WrRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_WrRsp_TimeSlot_REG0 … #define regGDC_HST_SION_CL1_WrRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_WrRsp_TimeSlot_REG1 … #define regGDC_HST_SION_CL1_WrRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_Req_BurstTarget_REG0 … #define regGDC_HST_SION_CL1_Req_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_Req_BurstTarget_REG1 … #define regGDC_HST_SION_CL1_Req_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_Req_TimeSlot_REG0 … #define regGDC_HST_SION_CL1_Req_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_Req_TimeSlot_REG1 … #define regGDC_HST_SION_CL1_Req_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_ReqPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL1_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_ReqPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL1_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_DataPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL1_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_DataPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL1_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_RdRspPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL1_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_RdRspPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL1_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL1_WrRspPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL1_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL1_WrRspPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL1_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_RdRsp_BurstTarget_REG0 … #define regGDC_HST_SION_CL2_RdRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_RdRsp_BurstTarget_REG1 … #define regGDC_HST_SION_CL2_RdRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_RdRsp_TimeSlot_REG0 … #define regGDC_HST_SION_CL2_RdRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_RdRsp_TimeSlot_REG1 … #define regGDC_HST_SION_CL2_RdRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_WrRsp_BurstTarget_REG0 … #define regGDC_HST_SION_CL2_WrRsp_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_WrRsp_BurstTarget_REG1 … #define regGDC_HST_SION_CL2_WrRsp_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_WrRsp_TimeSlot_REG0 … #define regGDC_HST_SION_CL2_WrRsp_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_WrRsp_TimeSlot_REG1 … #define regGDC_HST_SION_CL2_WrRsp_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_Req_BurstTarget_REG0 … #define regGDC_HST_SION_CL2_Req_BurstTarget_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_Req_BurstTarget_REG1 … #define regGDC_HST_SION_CL2_Req_BurstTarget_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_Req_TimeSlot_REG0 … #define regGDC_HST_SION_CL2_Req_TimeSlot_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_Req_TimeSlot_REG1 … #define regGDC_HST_SION_CL2_Req_TimeSlot_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_ReqPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL2_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_ReqPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL2_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_DataPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL2_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_DataPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL2_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_RdRspPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL2_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_RdRspPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL2_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CL2_WrRspPoolCredit_Alloc_REG0 … #define regGDC_HST_SION_CL2_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regGDC_HST_SION_CL2_WrRspPoolCredit_Alloc_REG1 … #define regGDC_HST_SION_CL2_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regGDC_HST_SION_CNTL_REG0 … #define regGDC_HST_SION_CNTL_REG0_BASE_IDX … #define regGDC_HST_SION_CNTL_REG1 … #define regGDC_HST_SION_CNTL_REG1_BASE_IDX … #define regS2A_DOORBELL_ENTRY_0_CTRL … #define regS2A_DOORBELL_ENTRY_0_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_1_CTRL … #define regS2A_DOORBELL_ENTRY_1_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_2_CTRL … #define regS2A_DOORBELL_ENTRY_2_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_3_CTRL … #define regS2A_DOORBELL_ENTRY_3_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_4_CTRL … #define regS2A_DOORBELL_ENTRY_4_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_5_CTRL … #define regS2A_DOORBELL_ENTRY_5_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_6_CTRL … #define regS2A_DOORBELL_ENTRY_6_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_7_CTRL … #define regS2A_DOORBELL_ENTRY_7_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_8_CTRL … #define regS2A_DOORBELL_ENTRY_8_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_9_CTRL … #define regS2A_DOORBELL_ENTRY_9_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_10_CTRL … #define regS2A_DOORBELL_ENTRY_10_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_11_CTRL … #define regS2A_DOORBELL_ENTRY_11_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_12_CTRL … #define regS2A_DOORBELL_ENTRY_12_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_13_CTRL … #define regS2A_DOORBELL_ENTRY_13_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_14_CTRL … #define regS2A_DOORBELL_ENTRY_14_CTRL_BASE_IDX … #define regS2A_DOORBELL_ENTRY_15_CTRL … #define regS2A_DOORBELL_ENTRY_15_CTRL_BASE_IDX … #define regS2A_DOORBELL_COMMON_CTRL_REG … #define regS2A_DOORBELL_COMMON_CTRL_REG_BASE_IDX … // addressBlock: nbio_nbif0_gdc_GDCDEC // base address: 0x1400000 #define regGDC1_SHUB_REGS_IF_CTL … #define regGDC1_SHUB_REGS_IF_CTL_BASE_IDX … #define regGDC1_NGDC_MGCG_CTRL … #define regGDC1_NGDC_MGCG_CTRL_BASE_IDX … #define regGDC1_NGDC_RESERVED_0 … #define regGDC1_NGDC_RESERVED_0_BASE_IDX … #define regGDC1_NGDC_RESERVED_1 … #define regGDC1_NGDC_RESERVED_1_BASE_IDX … #define regGDC1_NBIF_GFX_DOORBELL_STATUS … #define regGDC1_NBIF_GFX_DOORBELL_STATUS_BASE_IDX … #define regGDC1_ATDMA_MISC_CNTL … #define regGDC1_ATDMA_MISC_CNTL_BASE_IDX … #define regGDC1_S2A_MISC_CNTL … #define regGDC1_S2A_MISC_CNTL_BASE_IDX … #define regGDC1_NGDC_EARLY_WAKEUP_CTRL … #define regGDC1_NGDC_EARLY_WAKEUP_CTRL_BASE_IDX … #define regGDC1_NGDC_PG_MISC_CTRL … #define regGDC1_NGDC_PG_MISC_CTRL_BASE_IDX … #define regGDC1_NGDC_PGMST_CTRL … #define regGDC1_NGDC_PGMST_CTRL_BASE_IDX … #define regGDC1_NGDC_PGSLV_CTRL … #define regGDC1_NGDC_PGSLV_CTRL_BASE_IDX … // addressBlock: nbio_nbif0_gdc_ras_gdc_ras_regblk // base address: 0x1400000 #define regGDCSOC_ERR_RSP_CNTL … #define regGDCSOC_ERR_RSP_CNTL_BASE_IDX … #define regGDCSOC_RAS_CENTRAL_STATUS … #define regGDCSOC_RAS_CENTRAL_STATUS_BASE_IDX … #define regGDCSOC_RAS_LEAF0_CTRL … #define regGDCSOC_RAS_LEAF0_CTRL_BASE_IDX … #define regGDCSOC_RAS_LEAF1_CTRL … #define regGDCSOC_RAS_LEAF1_CTRL_BASE_IDX … #define regGDCSOC_RAS_LEAF2_CTRL … #define regGDCSOC_RAS_LEAF2_CTRL_BASE_IDX … #define regGDCSOC_RAS_LEAF3_CTRL … #define regGDCSOC_RAS_LEAF3_CTRL_BASE_IDX … #define regGDCSOC_RAS_LEAF4_CTRL … #define regGDCSOC_RAS_LEAF4_CTRL_BASE_IDX … #define regGDCSOC_RAS_LEAF2_MISC_CTRL … #define regGDCSOC_RAS_LEAF2_MISC_CTRL_BASE_IDX … #define regGDCSOC_RAS_LEAF2_MISC_CTRL2 … #define regGDCSOC_RAS_LEAF2_MISC_CTRL2_BASE_IDX … #define regGDCSOC_RAS_LEAF0_STATUS … #define regGDCSOC_RAS_LEAF0_STATUS_BASE_IDX … #define regGDCSOC_RAS_LEAF1_STATUS … #define regGDCSOC_RAS_LEAF1_STATUS_BASE_IDX … #define regGDCSOC_RAS_LEAF2_STATUS … #define regGDCSOC_RAS_LEAF2_STATUS_BASE_IDX … #define regGDCSOC_RAS_LEAF3_STATUS … #define regGDCSOC_RAS_LEAF3_STATUS_BASE_IDX … #define regGDCSOC_RAS_LEAF4_STATUS … #define regGDCSOC_RAS_LEAF4_STATUS_BASE_IDX … // addressBlock: nbio_nbif0_gdc_rst_GDCRST_DEC // base address: 0x1400000 #define regSHUB_PF_FLR_RST … #define regSHUB_PF_FLR_RST_BASE_IDX … #define regSHUB_GFX_DRV_VPU_RST … #define regSHUB_GFX_DRV_VPU_RST_BASE_IDX … #define regSHUB_LINK_RESET … #define regSHUB_LINK_RESET_BASE_IDX … #define regSHUB_HARD_RST_CTRL … #define regSHUB_HARD_RST_CTRL_BASE_IDX … #define regSHUB_SOFT_RST_CTRL … #define regSHUB_SOFT_RST_CTRL_BASE_IDX … #define regSHUB_SDP_PORT_RST … #define regSHUB_SDP_PORT_RST_BASE_IDX … #define regSHUB_RST_MISC_TRL … #define regSHUB_RST_MISC_TRL_BASE_IDX … // addressBlock: nbio_nbif0_syshub_mmreg_syshubdirect // base address: 0x1400000 #define regHST_CLK0_SW0_CL0_CNTL … #define regHST_CLK0_SW0_CL0_CNTL_BASE_IDX … #define regHST_CLK0_SW1_CL0_CNTL … #define regHST_CLK0_SW1_CL0_CNTL_BASE_IDX … // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp // base address: 0x0 #define cfgPSWUSCFG0_1_VENDOR_ID … #define cfgPSWUSCFG0_1_DEVICE_ID … #define cfgPSWUSCFG0_1_COMMAND … #define cfgPSWUSCFG0_1_STATUS … #define cfgPSWUSCFG0_1_REVISION_ID … #define cfgPSWUSCFG0_1_PROG_INTERFACE … #define cfgPSWUSCFG0_1_SUB_CLASS … #define cfgPSWUSCFG0_1_BASE_CLASS … #define cfgPSWUSCFG0_1_CACHE_LINE … #define cfgPSWUSCFG0_1_LATENCY … #define cfgPSWUSCFG0_1_HEADER … #define cfgPSWUSCFG0_1_BIST … #define cfgPSWUSCFG0_1_SUB_BUS_NUMBER_LATENCY … #define cfgPSWUSCFG0_1_IO_BASE_LIMIT … #define cfgPSWUSCFG0_1_SECONDARY_STATUS … #define cfgPSWUSCFG0_1_MEM_BASE_LIMIT … #define cfgPSWUSCFG0_1_PREF_BASE_LIMIT … #define cfgPSWUSCFG0_1_PREF_BASE_UPPER … #define cfgPSWUSCFG0_1_PREF_LIMIT_UPPER … #define cfgPSWUSCFG0_1_IO_BASE_LIMIT_HI … #define cfgPSWUSCFG0_1_CAP_PTR … #define cfgPSWUSCFG0_1_ROM_BASE_ADDR … #define cfgPSWUSCFG0_1_INTERRUPT_LINE … #define cfgPSWUSCFG0_1_INTERRUPT_PIN … #define cfgPSWUSCFG0_1_VENDOR_CAP_LIST … #define cfgPSWUSCFG0_1_ADAPTER_ID_W … #define cfgPSWUSCFG0_1_PMI_CAP_LIST … #define cfgPSWUSCFG0_1_PMI_CAP … #define cfgPSWUSCFG0_1_PMI_STATUS_CNTL … #define cfgPSWUSCFG0_1_PCIE_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_CAP … #define cfgPSWUSCFG0_1_DEVICE_CAP … #define cfgPSWUSCFG0_1_DEVICE_CNTL … #define cfgPSWUSCFG0_1_DEVICE_STATUS … #define cfgPSWUSCFG0_1_LINK_CAP … #define cfgPSWUSCFG0_1_LINK_CNTL … #define cfgPSWUSCFG0_1_LINK_STATUS … #define cfgPSWUSCFG0_1_DEVICE_CAP2 … #define cfgPSWUSCFG0_1_DEVICE_CNTL2 … #define cfgPSWUSCFG0_1_DEVICE_STATUS2 … #define cfgPSWUSCFG0_1_LINK_CAP2 … #define cfgPSWUSCFG0_1_LINK_CNTL2 … #define cfgPSWUSCFG0_1_LINK_STATUS2 … #define cfgPSWUSCFG0_1_MSI_CAP_LIST … #define cfgPSWUSCFG0_1_MSI_MSG_CNTL … #define cfgPSWUSCFG0_1_MSI_MSG_ADDR_LO … #define cfgPSWUSCFG0_1_MSI_MSG_ADDR_HI … #define cfgPSWUSCFG0_1_MSI_MSG_DATA … #define cfgPSWUSCFG0_1_MSI_MSG_DATA_64 … #define cfgPSWUSCFG0_1_SSID_CAP_LIST … #define cfgPSWUSCFG0_1_SSID_CAP … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC1 … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC2 … #define cfgPSWUSCFG0_1_PCIE_VC_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CAP_REG1 … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CAP_REG2 … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CNTL … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_STATUS … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_CAP … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_CNTL … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_STATUS … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_CAP … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_CNTL … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_STATUS … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgPSWUSCFG0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_STATUS … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_MASK … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgPSWUSCFG0_1_PCIE_CORR_ERR_STATUS … #define cfgPSWUSCFG0_1_PCIE_CORR_ERR_MASK … #define cfgPSWUSCFG0_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG0 … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG1 … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG2 … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG3 … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG0 … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG1 … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG2 … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG3 … #define cfgPSWUSCFG0_1_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_LINK_CNTL3 … #define cfgPSWUSCFG0_1_PCIE_LANE_ERROR_STATUS … #define cfgPSWUSCFG0_1_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgPSWUSCFG0_1_PCIE_ACS_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_ACS_CAP … #define cfgPSWUSCFG0_1_PCIE_ACS_CNTL … #define cfgPSWUSCFG0_1_PCIE_MC_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_MC_CAP … #define cfgPSWUSCFG0_1_PCIE_MC_CNTL … #define cfgPSWUSCFG0_1_PCIE_MC_ADDR0 … #define cfgPSWUSCFG0_1_PCIE_MC_ADDR1 … #define cfgPSWUSCFG0_1_PCIE_MC_RCV0 … #define cfgPSWUSCFG0_1_PCIE_MC_RCV1 … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_ALL0 … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_ALL1 … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgPSWUSCFG0_1_PCIE_LTR_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_LTR_CAP … #define cfgPSWUSCFG0_1_PCIE_ARI_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_PCIE_ARI_CAP … #define cfgPSWUSCFG0_1_PCIE_ARI_CNTL … #define cfgPSWUSCFG0_1_PCIE_DLF_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_DATA_LINK_FEATURE_CAP … #define cfgPSWUSCFG0_1_DATA_LINK_FEATURE_STATUS … #define cfgPSWUSCFG0_1_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_LINK_CAP_16GT … #define cfgPSWUSCFG0_1_LINK_CNTL_16GT … #define cfgPSWUSCFG0_1_LINK_STATUS_16GT … #define cfgPSWUSCFG0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_1_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_1_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgPSWUSCFG0_1_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgPSWUSCFG0_1_PCIE_MARGINING_ENH_CAP_LIST … #define cfgPSWUSCFG0_1_MARGINING_PORT_CAP … #define cfgPSWUSCFG0_1_MARGINING_PORT_STATUS … #define cfgPSWUSCFG0_1_LANE_0_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_0_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_1_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_1_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_2_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_2_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_3_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_3_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_4_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_4_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_5_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_5_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_6_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_6_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_7_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_7_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_8_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_8_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_9_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_9_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_10_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_10_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_11_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_11_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_12_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_12_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_13_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_13_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_14_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_14_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LANE_15_MARGINING_LANE_CNTL … #define cfgPSWUSCFG0_1_LANE_15_MARGINING_LANE_STATUS … #define cfgPSWUSCFG0_1_LINK_CAP_32GT … #define cfgPSWUSCFG0_1_LINK_CNTL_32GT … #define cfgPSWUSCFG0_1_LINK_STATUS_32GT … // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_RC1_VENDOR_ID … #define cfgBIF_CFG_DEV0_RC1_DEVICE_ID … #define cfgBIF_CFG_DEV0_RC1_COMMAND … #define cfgBIF_CFG_DEV0_RC1_STATUS … #define cfgBIF_CFG_DEV0_RC1_REVISION_ID … #define cfgBIF_CFG_DEV0_RC1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_RC1_SUB_CLASS … #define cfgBIF_CFG_DEV0_RC1_BASE_CLASS … #define cfgBIF_CFG_DEV0_RC1_CACHE_LINE … #define cfgBIF_CFG_DEV0_RC1_LATENCY … #define cfgBIF_CFG_DEV0_RC1_HEADER … #define cfgBIF_CFG_DEV0_RC1_BIST … #define cfgBIF_CFG_DEV0_RC1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_RC1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY … #define cfgBIF_CFG_DEV0_RC1_IO_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC1_SECONDARY_STATUS … #define cfgBIF_CFG_DEV0_RC1_MEM_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC1_PREF_BASE_LIMIT … #define cfgBIF_CFG_DEV0_RC1_PREF_BASE_UPPER … #define cfgBIF_CFG_DEV0_RC1_PREF_LIMIT_UPPER … #define cfgBIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI … #define cfgBIF_CFG_DEV0_RC1_CAP_PTR … #define cfgBIF_CFG_DEV0_RC1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_RC1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_RC1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_RC1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_PMI_CAP … #define cfgBIF_CFG_DEV0_RC1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_PCIE_CAP … #define cfgBIF_CFG_DEV0_RC1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_RC1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_RC1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LINK_CAP … #define cfgBIF_CFG_DEV0_RC1_LINK_CNTL … #define cfgBIF_CFG_DEV0_RC1_LINK_STATUS … #define cfgBIF_CFG_DEV0_RC1_SLOT_CAP … #define cfgBIF_CFG_DEV0_RC1_SLOT_CNTL … #define cfgBIF_CFG_DEV0_RC1_SLOT_STATUS … #define cfgBIF_CFG_DEV0_RC1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_RC1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_RC1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_RC1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_RC1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_RC1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_RC1_SLOT_CAP2 … #define cfgBIF_CFG_DEV0_RC1_SLOT_CNTL2 … #define cfgBIF_CFG_DEV0_RC1_SLOT_STATUS2 … #define cfgBIF_CFG_DEV0_RC1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_RC1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_RC1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_RC1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_RC1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_RC1_SSID_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_SSID_CAP … #define cfgBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_RC1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_RC1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_RC1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_RC1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_RC1_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_RC1_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_RC1_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_RC1_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_RC1_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_RC1_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_RC1_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_RC1_LANE_15_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_RC1_LINK_CAP_32GT … #define cfgBIF_CFG_DEV0_RC1_LINK_CNTL_32GT … #define cfgBIF_CFG_DEV0_RC1_LINK_STATUS_32GT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_1_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DLF_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP_32GT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL_32GT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS_32GT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF0_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF1_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF2_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF3_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF4_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF5_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF6_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF7_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF8_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF9_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF10_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF11_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF12_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF13_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF14_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF0_VF15_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_HEADER … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF1_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF1_1_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF1_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF1_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF1_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF1_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_1_HEADER … #define cfgBIF_CFG_DEV0_EPF1_1_BIST … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF1_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF1_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF1_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF1_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF1_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF1_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF1_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF1_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SECONDARY_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LINK_CNTL3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_ERROR_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_0_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_1_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_2_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_3_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_4_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_5_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_6_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_7_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_8_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_9_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_10_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_11_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_12_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_13_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_14_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_15_EQUALIZATION_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF2_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF2_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF2_1_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF2_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF2_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF2_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF2_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_1_HEADER … #define cfgBIF_CFG_DEV0_EPF2_1_BIST … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF2_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF2_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF2_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF2_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_SBRN … #define cfgBIF_CFG_DEV0_EPF2_1_FLADJ … #define cfgBIF_CFG_DEV0_EPF2_1_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp // base address: 0x0 #define cfgBIF_CFG_DEV0_EPF3_1_VENDOR_ID … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_ID … #define cfgBIF_CFG_DEV0_EPF3_1_COMMAND … #define cfgBIF_CFG_DEV0_EPF3_1_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_REVISION_ID … #define cfgBIF_CFG_DEV0_EPF3_1_PROG_INTERFACE … #define cfgBIF_CFG_DEV0_EPF3_1_SUB_CLASS … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_CLASS … #define cfgBIF_CFG_DEV0_EPF3_1_CACHE_LINE … #define cfgBIF_CFG_DEV0_EPF3_1_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_1_HEADER … #define cfgBIF_CFG_DEV0_EPF3_1_BIST … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_1 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_2 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_3 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_4 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_5 … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_6 … #define cfgBIF_CFG_DEV0_EPF3_1_CARDBUS_CIS_PTR … #define cfgBIF_CFG_DEV0_EPF3_1_ADAPTER_ID … #define cfgBIF_CFG_DEV0_EPF3_1_ROM_BASE_ADDR … #define cfgBIF_CFG_DEV0_EPF3_1_CAP_PTR … #define cfgBIF_CFG_DEV0_EPF3_1_INTERRUPT_LINE … #define cfgBIF_CFG_DEV0_EPF3_1_INTERRUPT_PIN … #define cfgBIF_CFG_DEV0_EPF3_1_MIN_GRANT … #define cfgBIF_CFG_DEV0_EPF3_1_MAX_LATENCY … #define cfgBIF_CFG_DEV0_EPF3_1_VENDOR_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_W … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_SBRN … #define cfgBIF_CFG_DEV0_EPF3_1_FLADJ … #define cfgBIF_CFG_DEV0_EPF3_1_DBESL_DBESLD … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CAP2 … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CNTL2 … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_STATUS2 … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MASK … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA_64 … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MASK_64 … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_PENDING … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_PENDING_64 … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_TABLE … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_PBA … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_SEVERITY … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_SELECT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_LATENCY_INDICATOR … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL … #endif
Codebase Browser
linux