/* SPDX-License-Identifier: GPL-2.0 */
/*
* mt7986-reg.h -- MediaTek 7986 audio driver reg definition
*
* Copyright (c) 2023 MediaTek Inc.
* Authors: Vic Wu <[email protected]>
* Maso Huang <[email protected]>
*/
#ifndef _MT7986_REG_H_
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/* AUDIO_TOP_CON2 */
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/* AUDIO_TOP_CON4 */
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#define PDN_APLL_TUNER2_MASK BIT(12)
/* AUDIO_ENGEN_CON0 */
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#define AUD_APLL2_EN_MASK BIT(3)
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#define AUD_26M_EN_MASK BIT(0)
/* AFE_DL0_CON0 */
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/* AFE_VUL0_CON0 */
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/* AFE_IRQ_MCU_CON */
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#define IRQ2_MCU_CLR_SFT 2
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#define IRQ2_MCU_CLR_MASK_SFT BIT(2)
/* ETDM_IN5_CON2 */
#define IN_CLK_SRC(x) ((x) << 10)
#define IN_CLK_SRC_SFT 10
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/* ETDM_IN5_CON3 */
#define IN_SEL_FS(x) ((x) << 26)
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/* ETDM_IN5_CON4 */
#define IN_RELATCH(x) ((x) << 20)
#define IN_RELATCH_SFT 20
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#define IN_CLK_INV BIT(18)
#define IN_CLK_INV_MASK BIT(18)
/* ETDM_IN5_CON0 & ETDM_OUT5_CON0 */
#define RELATCH_SRC_MASK GENMASK(30, 28)
#define ETDM_CH_NUM_MASK GENMASK(27, 23)
#define ETDM_WRD_LEN_MASK GENMASK(20, 16)
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#define ETDM_FMT_MASK GENMASK(8, 6)
#define ETDM_SYNC BIT(1)
#define ETDM_SYNC_MASK BIT(1)
#define ETDM_EN BIT(0)
#define ETDM_EN_MASK BIT(0)
/* ETDM_OUT5_CON4 */
#define OUT_RELATCH(x) ((x) << 24)
#define OUT_RELATCH_SFT 24
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#define OUT_CLK_SRC(x) ((x) << 6)
#define OUT_CLK_SRC_SFT 6
#define OUT_CLK_SRC_MASK GENMASK(8, 6)
#define OUT_SEL_FS(x) (x)
#define OUT_SEL_FS_SFT 0
#define OUT_SEL_FS_MASK GENMASK(4, 0)
/* ETDM_OUT5_CON5 */
#define ETDM_CLK_DIV BIT(12)
#define ETDM_CLK_DIV_MASK BIT(12)
#define OUT_CLK_INV BIT(9)
#define OUT_CLK_INV_MASK BIT(9)
/* ETDM_4_7_COWORK_CON0 */
#define OUT_SEL(x) ((x) << 12)
#define OUT_SEL_SFT 12
#define OUT_SEL_MASK GENMASK(15, 12)
#endif
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