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/*
* Copyright (c) 2024 AIROHA Inc
* Author: Lorenzo Bianconi <[email protected]>
*/
#ifndef _PHY_AIROHA_PCIE_H
#define _PHY_AIROHA_PCIE_H
/* CSR_2L */
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#define CSR_2L_PXP_CMN_LANE_EN BIT(0)
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#define CSR_2L_PXP_JCPLL_LPF_BWC GENMASK(4, 0)
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#define CSR_2L_PXP_TXPLL_SDM_DI_LS GENMASK(1, 0)
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#define CSR_2L_PXP_CLKTX1_HZ BIT(24)
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#define CSR_2L_PXP_CLKTX1_IMP_SEL GENMASK(4, 0)
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#define REG_CSR_2L_TX1_CKLDO 0x00e8
#define CSR_2L_PXP_TX1_CKLDO_EN BIT(0)
#define CSR_2L_PXP_TX1_DMEDGEGEN_EN BIT(24)
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#define CSR_2L_PXP_TX1_MULTLANE_EN BIT(0)
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#define CSR_2L_PXP_RX0_SIGDET_VTH_SEL GENMASK(4, 0)
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#define CSR_2L_PXP_RX0_PR_OSCAL_VGA1VOS GENMASK(5, 0)
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#define REG_CSR_2L_RX1_REV0 0x01b4
#define REG_CSR_2L_RX1_PHYCK_DIV 0x01b8
#define CSR_2L_PXP_RX1_PHYCK_SEL GENMASK(9, 8)
#define CSR_2L_PXP_RX1_PHYCK_RSTB BIT(16)
#define CSR_2L_PXP_RX1_TDC_CK_SEL BIT(24)
#define REG_CSR_2L_CDR1_PD_PICAL_CKD8_INV 0x01bc
#define CSR_2L_PXP_CDR1_PD_EDGE_DISABLE BIT(8)
#define REG_CSR_2L_CDR1_PR_BETA_DAC 0x01d8
#define CSR_2L_PXP_CDR1_PR_BETA_SEL GENMASK(19, 16)
#define CSR_2L_PXP_CDR1_PR_KBAND_DIV GENMASK(26, 24)
#define REG_CSR_2L_CDR1_PR_MONCK 0x01e4
#define CSR_2L_PXP_CDR1_PR_MONCK_ENABLE BIT(0)
#define CSR_2L_PXP_CDR1_PR_RESERVE0 GENMASK(19, 16)
#define REG_CSR_2L_CDR1_LPF_RATIO 0x01c8
#define CSR_2L_PXP_CDR1_LPF_TOP_LIM GENMASK(26, 8)
#define REG_CSR_2L_CDR1_PR_INJ_MODE 0x01d4
#define CSR_2L_PXP_CDR1_INJ_FORCE_OFF BIT(24)
#define REG_CSR_2L_CDR1_PR_VREG_IBAND_VAL 0x01dc
#define CSR_2L_PXP_CDR1_PR_VREG_IBAND GENMASK(2, 0)
#define CSR_2L_PXP_CDR1_PR_VREG_CKBUF GENMASK(10, 8)
#define REG_CSR_2L_CDR1_PR_CKREF_DIV 0x01e0
#define CSR_2L_PXP_CDR1_PR_CKREF_DIV GENMASK(1, 0)
#define REG_CSR_2L_CDR1_PR_COR_HBW 0x01e8
#define CSR_2L_PXP_CDR1_PR_LDO_FORCE_ON BIT(8)
#define CSR_2L_PXP_CDR1_PR_CKREF_DIV1 GENMASK(17, 16)
#define REG_CSR_2L_CDR1_PR_MONPI 0x01ec
#define CSR_2L_PXP_CDR1_PR_XFICK_EN BIT(8)
#define REG_CSR_2L_RX1_DAC_RANGE_EYE 0x01f4
#define CSR_2L_PXP_RX1_SIGDET_LPF_CTRL GENMASK(25, 24)
#define REG_CSR_2L_RX1_SIGDET_NOVTH 0x01f8
#define CSR_2L_PXP_RX1_SIGDET_PEAK GENMASK(9, 8)
#define CSR_2L_PXP_RX1_SIGDET_VTH_SEL GENMASK(20, 16)
#define REG_CSR_2L_RX1_FE_VB_EQ1 0x0200
#define CSR_2L_PXP_RX1_FE_VB_EQ1_EN BIT(0)
#define CSR_2L_PXP_RX1_FE_VB_EQ2_EN BIT(8)
#define CSR_2L_PXP_RX1_FE_VB_EQ3_EN BIT(16)
#define CSR_2L_PXP_RX1_FE_VCM_GEN_PWDB BIT(24)
#define REG_CSR_2L_RX1_OSCAL_VGA1IOS 0x0214
#define CSR_2L_PXP_RX1_PR_OSCAL_VGA1IOS GENMASK(5, 0)
#define CSR_2L_PXP_RX1_PR_OSCAL_VGA1VOS GENMASK(13, 8)
#define CSR_2L_PXP_RX1_PR_OSCAL_VGA2IOS GENMASK(21, 16)
/* PMA */
#define REG_PCIE_PMA_SS_LCPLL_PWCTL_SETTING_1 0x0004
#define PCIE_LCPLL_MAN_PWDB BIT(0)
#define REG_PCIE_PMA_SEQUENCE_DISB_CTRL1 0x010c
#define PCIE_DISB_RX_SDCAL_EN BIT(0)
#define REG_PCIE_PMA_CTRL_SEQUENCE_FORCE_CTRL1 0x0114
#define PCIE_FORCE_RX_SDCAL_EN BIT(0)
#define REG_PCIE_PMA_SS_RX_FREQ_DET1 0x014c
#define PCIE_PLL_FT_LOCK_CYCLECNT GENMASK(15, 0)
#define PCIE_PLL_FT_UNLOCK_CYCLECNT GENMASK(31, 16)
#define REG_PCIE_PMA_SS_RX_FREQ_DET2 0x0150
#define PCIE_LOCK_TARGET_BEG GENMASK(15, 0)
#define PCIE_LOCK_TARGET_END GENMASK(31, 16)
#define REG_PCIE_PMA_SS_RX_FREQ_DET3 0x0154
#define PCIE_UNLOCK_TARGET_BEG GENMASK(15, 0)
#define PCIE_UNLOCK_TARGET_END GENMASK(31, 16)
#define REG_PCIE_PMA_SS_RX_FREQ_DET4 0x0158
#define PCIE_FREQLOCK_DET_EN GENMASK(2, 0)
#define PCIE_LOCK_LOCKTH GENMASK(11, 8)
#define PCIE_UNLOCK_LOCKTH GENMASK(15, 12)
#define REG_PCIE_PMA_SS_RX_CAL1 0x0160
#define REG_PCIE_PMA_SS_RX_CAL2 0x0164
#define PCIE_CAL_OUT_OS GENMASK(11, 8)
#define REG_PCIE_PMA_SS_RX_SIGDET0 0x0168
#define PCIE_SIGDET_WIN_NONVLD_TIMES GENMASK(28, 24)
#define REG_PCIE_PMA_TX_RESET 0x0260
#define PCIE_TX_TOP_RST BIT(0)
#define PCIE_TX_CAL_RST BIT(8)
#define REG_PCIE_PMA_RX_FORCE_MODE0 0x0294
#define PCIE_FORCE_DA_XPON_RX_FE_GAIN_CTRL GENMASK(1, 0)
#define REG_PCIE_PMA_SS_DA_XPON_PWDB0 0x034c
#define PCIE_DA_XPON_CDR_PR_PWDB BIT(8)
#define REG_PCIE_PMA_SW_RESET 0x0460
#define PCIE_SW_RX_FIFO_RST BIT(0)
#define PCIE_SW_RX_RST BIT(1)
#define PCIE_SW_TX_RST BIT(2)
#define PCIE_SW_PMA_RST BIT(3)
#define PCIE_SW_ALLPCS_RST BIT(4)
#define PCIE_SW_REF_RST BIT(5)
#define PCIE_SW_TX_FIFO_RST BIT(6)
#define PCIE_SW_XFI_TXPCS_RST BIT(7)
#define PCIE_SW_XFI_RXPCS_RST BIT(8)
#define PCIE_SW_XFI_RXPCS_BIST_RST BIT(9)
#define PCIE_SW_HSG_TXPCS_RST BIT(10)
#define PCIE_SW_HSG_RXPCS_RST BIT(11)
#define PCIE_PMA_SW_RST (PCIE_SW_RX_FIFO_RST | \
PCIE_SW_RX_RST | \
PCIE_SW_TX_RST | \
PCIE_SW_PMA_RST | \
PCIE_SW_ALLPCS_RST | \
PCIE_SW_REF_RST | \
PCIE_SW_TX_FIFO_RST | \
PCIE_SW_XFI_TXPCS_RST | \
PCIE_SW_XFI_RXPCS_RST | \
PCIE_SW_XFI_RXPCS_BIST_RST | \
PCIE_SW_HSG_TXPCS_RST | \
PCIE_SW_HSG_RXPCS_RST)
#define REG_PCIE_PMA_RO_RX_FREQDET 0x0530
#define PCIE_RO_FBCK_LOCK BIT(0)
#define PCIE_RO_FL_OUT GENMASK(31, 16)
#define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC 0x0794
#define PCIE_FORCE_DA_PXP_CDR_PR_IDAC GENMASK(10, 0)
#define PCIE_FORCE_SEL_DA_PXP_CDR_PR_IDAC BIT(16)
#define PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW BIT(24)
#define REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_SDM_PCW 0x0798
#define PCIE_FORCE_DA_PXP_TXPLL_SDM_PCW GENMASK(30, 0)
#define REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_VOS 0x079c
#define PCIE_FORCE_SEL_DA_PXP_JCPLL_SDM_PCW BIT(16)
#define REG_PCIE_PMA_FORCE_DA_PXP_JCPLL_SDM_PCW 0x0800
#define PCIE_FORCE_DA_PXP_JCPLL_SDM_PCW GENMASK(30, 0)
#define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PD_PWDB 0x081c
#define PCIE_FORCE_DA_PXP_CDR_PD_PWDB BIT(0)
#define PCIE_FORCE_SEL_DA_PXP_CDR_PD_PWDB BIT(8)
#define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C 0x0820
#define PCIE_FORCE_DA_PXP_CDR_PR_LPF_C_EN BIT(0)
#define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_C_EN BIT(8)
#define PCIE_FORCE_DA_PXP_CDR_PR_LPF_R_EN BIT(16)
#define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN BIT(24)
#define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB 0x0824
#define PCIE_FORCE_DA_PXP_CDR_PR_PWDB BIT(16)
#define PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB BIT(24)
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#define PCIE_FORCE_DA_PXP_JCPLL_CKOUT_EN BIT(0)
#define PCIE_FORCE_SEL_DA_PXP_JCPLL_CKOUT_EN BIT(8)
#define PCIE_FORCE_DA_PXP_JCPLL_EN BIT(16)
#define PCIE_FORCE_SEL_DA_PXP_JCPLL_EN BIT(24)
#define REG_PCIE_PMA_FORCE_DA_PXP_RX_SCAN_RST 0x0084c
#define PCIE_FORCE_DA_PXP_RX_SIGDET_PWDB BIT(16)
#define PCIE_FORCE_SEL_DA_PXP_RX_SIGDET_PWDB BIT(24)
#define REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT 0x0854
#define PCIE_FORCE_DA_PXP_TXPLL_CKOUT_EN BIT(0)
#define PCIE_FORCE_SEL_DA_PXP_TXPLL_CKOUT_EN BIT(8)
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#define PCIE_FORCE_SEL_DA_PXP_TXPLL_EN BIT(24)
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#define REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_GAIN_CTRL 0x088c
#define PCIE_FORCE_DA_PXP_RX_FE_GAIN_CTRL GENMASK(1, 0)
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#define PCIE_PXP_RX_VTH_SEL_PCIE_G2 GENMASK(12, 8)
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#define REG_PCIE_PMA_DIG_RESERVE_19 0x08e8
#define PCIE_PCP_RX_REV0_PCIE_GEN1 GENMASK(31, 16)
#define REG_PCIE_PMA_DIG_RESERVE_20 0x08ec
#define PCIE_PCP_RX_REV0_PCIE_GEN2 GENMASK(15, 0)
#define PCIE_PCP_RX_REV0_PCIE_GEN3 GENMASK(31, 16)
#define REG_PCIE_PMA_DIG_RESERVE_21 0x08f0
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/* DTIME */
#define REG_PCIE_PEXTP_DIG_GLB44 0x00
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#define PCIE_XTP_RXDET_EN_STB_T_SEL GENMASK(15, 8)
#define PCIE_XTP_RXDET_FINISH_STB_T_SEL GENMASK(23, 16)
#define PCIE_XTP_TXPD_TX_DATA_EN_DLY GENMASK(27, 24)
#define PCIE_XTP_TXPD_RXDET_DONE_CDT BIT(28)
#define PCIE_XTP_RXDET_LATCH_STB_T_SEL GENMASK(31, 29)
/* RX AEQ */
#define REG_PCIE_PEXTP_DIG_LN_RX30_P0 0x0000
#define PCIE_XTP_LN_RX_PDOWN_L1P2_EXIT_WAIT GENMASK(7, 0)
#define PCIE_XTP_LN_RX_PDOWN_T2RLB_DIG_EN BIT(8)
#define PCIE_XTP_LN_RX_PDOWN_E0_AEQEN_WAIT GENMASK(31, 16)
#define REG_PCIE_PEXTP_DIG_LN_RX30_P1 0x0100
#endif /* _PHY_AIROHA_PCIE_H */
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