/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\ |* *| |* Machine Code Emitter *| |* *| |* Automatically generated file, do not edit! *| |* *| \*===----------------------------------------------------------------------===*/ uint64_t RISCVMCCodeEmitter::getBinaryCodeForInstr(const MCInst &MI, SmallVectorImpl<MCFixup> &Fixups, const MCSubtargetInfo &STI) const { … } #ifdef GET_OPERAND_BIT_OFFSET #undef GET_OPERAND_BIT_OFFSET uint32_t RISCVMCCodeEmitter::getOperandBitOffset(const MCInst &MI, unsigned OpNum, const MCSubtargetInfo &STI) const { switch (MI.getOpcode()) { case RISCV::C_EBREAK: case RISCV::C_MOP1: case RISCV::C_MOP3: case RISCV::C_MOP5: case RISCV::C_MOP7: case RISCV::C_MOP9: case RISCV::C_MOP11: case RISCV::C_MOP13: case RISCV::C_MOP15: case RISCV::C_NOP: case RISCV::C_SSPOPCHK: case RISCV::C_SSPUSH: case RISCV::C_UNIMP: case RISCV::DRET: case RISCV::EBREAK: case RISCV::ECALL: case RISCV::FENCE_I: case RISCV::FENCE_TSO: case RISCV::MRET: case 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