/* SPDX-License-Identifier: GPL-2.0 * * Copyright 2016-2020 HabanaLabs, Ltd. * All Rights Reserved. * */ /************************************ ** This is an auto-generated file ** ** DO NOT EDIT BELOW ** ************************************/ #ifndef ASIC_REG_CPU_IF_REGS_H_ #define ASIC_REG_CPU_IF_REGS_H_ /* ***************************************** * CPU_IF * (Prototype: CPU_IF) ***************************************** */ #define mmCPU_IF_ARUSER_OVR … #define mmCPU_IF_ARUSER_OVR_EN … #define mmCPU_IF_AWUSER_OVR … #define mmCPU_IF_AWUSER_OVR_EN … #define mmCPU_IF_ARUSER_MSB_OVR … #define mmCPU_IF_AWUSER_MSB_OVR … #define mmCPU_IF_AXCACHE_OVR … #define mmCPU_IF_LOCK_OVR … #define mmCPU_IF_PROT_OVR … #define mmCPU_IF_MAX_OUTSTANDING … #define mmCPU_IF_EARLY_BRESP_EN … #define mmCPU_IF_FORCE_RSP_OK … #define mmCPU_IF_CPU_SEI_INTR_STS … #define mmCPU_IF_CPU_SEI_INTR_CLR … #define mmCPU_IF_CPU_SEI_INTR_MASK … #define mmCPU_IF_AXI_SPLIT_NO_WR_INFLIGHT … #define mmCPU_IF_AXI_SPLIT_SEI_INTR_ID … #define mmCPU_IF_TOTAL_WR_CNT … #define mmCPU_IF_INFLIGHT_WR_CNT … #define mmCPU_IF_TOTAL_RD_CNT … #define mmCPU_IF_INFLIGHT_RD_CNT … #define mmCPU_IF_SRAM_MSB_ADDR … #define mmCPU_IF_CFG_MSB_ADDR … #define mmCPU_IF_HBM_MSB_ADDR … #define mmCPU_IF_PCIE_MSB_ADDR … #define mmCPU_IF_KMD_HW_DIRTY_STATUS … #define mmCPU_IF_MSTR_IF_E2E_FORCE_BP … #define mmCPU_IF_MSTR_IF_E2E_GRCFL_CLR … #define mmCPU_IF_LBW_TERMINATE_AWADDR_ERR … #define mmCPU_IF_LBW_TERMINATE_ARADDR_ERR … #define mmCPU_IF_CFG_LBW_TERMINATE_BRESP … #define mmCPU_IF_CFG_LBW_TERMINATE_RRESP … #define mmCPU_IF_PF_PQ_PI … #define mmCPU_IF_PQ_BASE_ADDR_LOW … #define mmCPU_IF_PQ_BASE_ADDR_HIGH … #define mmCPU_IF_PQ_LENGTH … #define mmCPU_IF_CQ_BASE_ADDR_LOW … #define mmCPU_IF_CQ_BASE_ADDR_HIGH … #define mmCPU_IF_CQ_LENGTH … #define mmCPU_IF_EQ_BASE_ADDR_LOW … #define mmCPU_IF_EQ_BASE_ADDR_HIGH … #define mmCPU_IF_EQ_LENGTH … #define mmCPU_IF_EQ_RD_OFFS … #define mmCPU_IF_QUEUE_INIT … #define mmCPU_IF_TPC_SERR_INTR_STS … #define mmCPU_IF_TPC_SERR_INTR_CLR … #define mmCPU_IF_TPC_SERR_INTR_MASK … #define mmCPU_IF_TPC_DERR_INTR_STS … #define mmCPU_IF_TPC_DERR_INTR_CLR … #define mmCPU_IF_TPC_DERR_INTR_MASK … #define mmCPU_IF_MME_SERR_INTR_STS_0 … #define mmCPU_IF_MME_SERR_INTR_STS_1 … #define mmCPU_IF_MME_SERR_INTR_STS_2 … #define mmCPU_IF_MME_SERR_INTR_STS_3 … #define mmCPU_IF_MME_SERR_INTR_CLR_0 … #define mmCPU_IF_MME_SERR_INTR_CLR_1 … #define mmCPU_IF_MME_SERR_INTR_CLR_2 … #define mmCPU_IF_MME_SERR_INTR_CLR_3 … #define mmCPU_IF_MME_SERR_INTR_MASK_0 … #define mmCPU_IF_MME_SERR_INTR_MASK_1 … #define mmCPU_IF_MME_SERR_INTR_MASK_2 … #define mmCPU_IF_MME_SERR_INTR_MASK_3 … #define mmCPU_IF_MME_DERR_INTR_STS_0 … #define mmCPU_IF_MME_DERR_INTR_STS_1 … #define mmCPU_IF_MME_DERR_INTR_STS_2 … #define mmCPU_IF_MME_DERR_INTR_STS_3 … #define mmCPU_IF_MME_DERR_INTR_CLR_0 … #define mmCPU_IF_MME_DERR_INTR_CLR_1 … #define mmCPU_IF_MME_DERR_INTR_CLR_2 … #define mmCPU_IF_MME_DERR_INTR_CLR_3 … #define mmCPU_IF_MME_DERR_INTR_MASK_0 … #define mmCPU_IF_MME_DERR_INTR_MASK_1 … #define mmCPU_IF_MME_DERR_INTR_MASK_2 … #define mmCPU_IF_MME_DERR_INTR_MASK_3 … #define mmCPU_IF_HDMA_SERR_INTR_STS … #define mmCPU_IF_HDMA_SERR_INTR_CLR … #define mmCPU_IF_HDMA_SERR_INTR_MASK … #define mmCPU_IF_HDMA_DERR_INTR_STS … #define mmCPU_IF_HDMA_DERR_INTR_CLR … #define mmCPU_IF_HDMA_DERR_INTR_MASK … #define mmCPU_IF_PDMA_SERR_INTR_STS … #define mmCPU_IF_PDMA_SERR_INTR_CLR … #define mmCPU_IF_PDMA_SERR_INTR_MASK … #define mmCPU_IF_PDMA_DERR_INTR_STS … #define mmCPU_IF_PDMA_DERR_INTR_CLR … #define mmCPU_IF_PDMA_DERR_INTR_MASK … #define mmCPU_IF_SRAM_SERR_INTR_STS … #define mmCPU_IF_SRAM_SERR_INTR_CLR … #define mmCPU_IF_SRAM_SERR_INTR_MASK … #define mmCPU_IF_SRAM_DERR_INTR_STS … #define mmCPU_IF_SRAM_DERR_INTR_CLR … #define mmCPU_IF_SRAM_DERR_INTR_MASK … #define mmCPU_IF_HBM_SERR_INTR_STS … #define mmCPU_IF_HBM_SERR_INTR_CLR … #define mmCPU_IF_HBM_SERR_INTR_MASK … #define mmCPU_IF_HBM_DERR_INTR_STS … #define mmCPU_IF_HBM_DERR_INTR_CLR … #define mmCPU_IF_HBM_DERR_INTR_MASK … #define mmCPU_IF_HMMU_SERR_INTR_STS … #define mmCPU_IF_HMMU_SERR_INTR_CLR … #define mmCPU_IF_HMMU_SERR_INTR_MASK … #define mmCPU_IF_HMMU_DERR_INTR_STS … #define mmCPU_IF_HMMU_DERR_INTR_CLR … #define mmCPU_IF_HMMU_DERR_INTR_MASK … #define mmCPU_IF_DEC_SERR_INTR_STS … #define mmCPU_IF_DEC_SERR_INTR_CLR … #define mmCPU_IF_DEC_SERR_INTR_MASK … #define mmCPU_IF_DEC_DERR_INTR_STS … #define mmCPU_IF_DEC_DERR_INTR_CLR … #define mmCPU_IF_DEC_DERR_INTR_MASK … #define mmCPU_IF_NIC_SERR_INTR_STS … #define mmCPU_IF_NIC_SERR_INTR_CLR … #define mmCPU_IF_NIC_SERR_INTR_MASK … #define mmCPU_IF_NIC_DERR_INTR_STS … #define mmCPU_IF_NIC_DERR_INTR_CLR … #define mmCPU_IF_NIC_DERR_INTR_MASK … #define mmCPU_IF_SYNC_MNGR_SERR_INTR_STS … #define mmCPU_IF_SYNC_MNGR_SERR_INTR_CLR … #define mmCPU_IF_SYNC_MNGR_SERR_INTR_MASK … #define mmCPU_IF_SYNC_MNGR_DERR_INTR_STS … #define mmCPU_IF_SYNC_MNGR_DERR_INTR_CLR … #define mmCPU_IF_SYNC_MNGR_DERR_INTR_MASK … #define mmCPU_IF_HIF_SERR_INTR_STS … #define mmCPU_IF_HIF_SERR_INTR_CLR … #define mmCPU_IF_HIF_SERR_INTR_MASK … #define mmCPU_IF_HIF_DERR_INTR_STS … #define mmCPU_IF_HIF_DERR_INTR_CLR … #define mmCPU_IF_HIF_DERR_INTR_MASK … #define mmCPU_IF_XBAR_SERR_INTR_STS … #define mmCPU_IF_XBAR_SERR_INTR_CLR … #define mmCPU_IF_XBAR_SERR_INTR_MASK … #define mmCPU_IF_XBAR_DERR_INTR_STS … #define mmCPU_IF_XBAR_DERR_INTR_CLR … #define mmCPU_IF_XBAR_DERR_INTR_MASK … #define mmCPU_IF_TPC_SEI_INTR_STS … #define mmCPU_IF_TPC_SEI_INTR_CLR … #define mmCPU_IF_TPC_SEI_INTR_MASK … #define mmCPU_IF_MME_SEI_INTR_STS_0 … #define mmCPU_IF_MME_SEI_INTR_STS_1 … #define mmCPU_IF_MME_SEI_INTR_STS_2 … #define mmCPU_IF_MME_SEI_INTR_STS_3 … #define mmCPU_IF_MME_SEI_INTR_CLR_0 … #define mmCPU_IF_MME_SEI_INTR_CLR_1 … #define mmCPU_IF_MME_SEI_INTR_CLR_2 … #define mmCPU_IF_MME_SEI_INTR_CLR_3 … #define mmCPU_IF_MME_SEI_INTR_MASK_0 … #define mmCPU_IF_MME_SEI_INTR_MASK_1 … #define mmCPU_IF_MME_SEI_INTR_MASK_2 … #define mmCPU_IF_MME_SEI_INTR_MASK_3 … #define mmCPU_IF_PLL_LSB_SEI_INTR_STS … #define mmCPU_IF_PLL_LSB_SEI_INTR_CLR … #define mmCPU_IF_PLL_LSB_SEI_INTR_MASK … #define mmCPU_IF_PLL_MSB_SEI_INTR_STS … #define mmCPU_IF_PLL_MSB_SEI_INTR_CLR … #define mmCPU_IF_PLL_MSB_SEI_INTR_MASK … #define mmCPU_IF_HMMU_SEI_INTR_STS … #define mmCPU_IF_HMMU_SEI_INTR_CLR … #define mmCPU_IF_HMMU_SEI_INTR_MASK … #define mmCPU_IF_HDMA_SEI_INTR_STS … #define mmCPU_IF_HDMA_SEI_INTR_CLR … #define mmCPU_IF_HDMA_SEI_INTR_MASK … #define mmCPU_IF_PDMA_SEI_INTR_STS … #define mmCPU_IF_PDMA_SEI_INTR_CLR … #define mmCPU_IF_PDMA_SEI_INTR_MASK … #define mmCPU_IF_HBM_SEI_INTR_STS … #define mmCPU_IF_HBM_SEI_INTR_CLR … #define mmCPU_IF_HBM_SEI_INTR_MASK … #define mmCPU_IF_DEC_SEI_INTR_STS … #define mmCPU_IF_DEC_SEI_INTR_CLR … #define mmCPU_IF_DEC_SEI_INTR_MASK … #define mmCPU_IF_HIF_SEI_INTR_STS … #define mmCPU_IF_HIF_SEI_INTR_CLR … #define mmCPU_IF_HIF_SEI_INTR_MASK … #define mmCPU_IF_SYNC_MNGR_SEI_INTR_STS … #define mmCPU_IF_SYNC_MNGR_SEI_INTR_CLR … #define mmCPU_IF_SYNC_MNGR_SEI_INTR_MASK … #define mmCPU_IF_NIC_SEI_INTR_STS … #define mmCPU_IF_NIC_SEI_INTR_CLR … #define mmCPU_IF_NIC_SEI_INTR_MASK … #define mmCPU_IF_PCIE_SPI_INTR_STS … #define mmCPU_IF_PCIE_SPI_INTR_CLR … #define mmCPU_IF_PCIE_SPI_INTR_MASK … #define mmCPU_IF_MME_SPI_INTR_STS_0 … #define mmCPU_IF_MME_SPI_INTR_STS_1 … #define mmCPU_IF_MME_SPI_INTR_STS_2 … #define mmCPU_IF_MME_SPI_INTR_STS_3 … #define mmCPU_IF_MME_SPI_INTR_CLR_0 … #define mmCPU_IF_MME_SPI_INTR_CLR_1 … #define mmCPU_IF_MME_SPI_INTR_CLR_2 … #define mmCPU_IF_MME_SPI_INTR_CLR_3 … #define mmCPU_IF_MME_SPI_INTR_MASK_0 … #define mmCPU_IF_MME_SPI_INTR_MASK_1 … #define mmCPU_IF_MME_SPI_INTR_MASK_2 … #define mmCPU_IF_MME_SPI_INTR_MASK_3 … #define mmCPU_IF_HMMU_SPI_INTR_STS_0 … #define mmCPU_IF_HMMU_SPI_INTR_STS_1 … #define mmCPU_IF_HMMU_SPI_INTR_STS_2 … #define mmCPU_IF_HMMU_SPI_INTR_STS_3 … #define mmCPU_IF_HMMU_SPI_INTR_STS_4 … #define mmCPU_IF_HMMU_SPI_INTR_STS_5 … #define mmCPU_IF_HMMU_SPI_INTR_STS_6 … #define mmCPU_IF_HMMU_SPI_INTR_STS_7 … #define mmCPU_IF_HMMU_SPI_INTR_STS_8 … #define mmCPU_IF_HMMU_SPI_INTR_STS_9 … #define mmCPU_IF_HMMU_SPI_INTR_STS_10 … #define mmCPU_IF_HMMU_SPI_INTR_STS_11 … #define mmCPU_IF_HMMU_SPI_INTR_STS_12 … #define mmCPU_IF_HMMU_SPI_INTR_STS_13 … #define mmCPU_IF_HMMU_SPI_INTR_STS_14 … #define mmCPU_IF_HMMU_SPI_INTR_STS_15 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_0 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_1 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_2 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_3 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_4 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_5 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_6 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_7 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_8 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_9 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_10 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_11 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_12 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_13 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_14 … #define mmCPU_IF_HMMU_SPI_INTR_CLR_15 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_0 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_1 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_2 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_3 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_4 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_5 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_6 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_7 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_8 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_9 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_10 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_11 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_12 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_13 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_14 … #define mmCPU_IF_HMMU_SPI_INTR_MASK_15 … #define mmCPU_IF_DEC_SPI_INTR_STS_0 … #define mmCPU_IF_DEC_SPI_INTR_STS_1 … #define mmCPU_IF_DEC_SPI_INTR_STS_2 … #define mmCPU_IF_DEC_SPI_INTR_STS_3 … #define mmCPU_IF_DEC_SPI_INTR_STS_4 … #define mmCPU_IF_DEC_SPI_INTR_STS_5 … #define mmCPU_IF_DEC_SPI_INTR_STS_6 … #define mmCPU_IF_DEC_SPI_INTR_STS_7 … #define mmCPU_IF_DEC_SPI_INTR_STS_8 … #define mmCPU_IF_DEC_SPI_INTR_STS_9 … #define mmCPU_IF_DEC_SPI_INTR_CLR_0 … #define mmCPU_IF_DEC_SPI_INTR_CLR_1 … #define mmCPU_IF_DEC_SPI_INTR_CLR_2 … #define mmCPU_IF_DEC_SPI_INTR_CLR_3 … #define mmCPU_IF_DEC_SPI_INTR_CLR_4 … #define mmCPU_IF_DEC_SPI_INTR_CLR_5 … #define mmCPU_IF_DEC_SPI_INTR_CLR_6 … #define mmCPU_IF_DEC_SPI_INTR_CLR_7 … #define mmCPU_IF_DEC_SPI_INTR_CLR_8 … #define mmCPU_IF_DEC_SPI_INTR_CLR_9 … #define mmCPU_IF_DEC_SPI_INTR_MASK_0 … #define mmCPU_IF_DEC_SPI_INTR_MASK_1 … #define mmCPU_IF_DEC_SPI_INTR_MASK_2 … #define mmCPU_IF_DEC_SPI_INTR_MASK_3 … #define mmCPU_IF_DEC_SPI_INTR_MASK_4 … #define mmCPU_IF_DEC_SPI_INTR_MASK_5 … #define mmCPU_IF_DEC_SPI_INTR_MASK_6 … #define mmCPU_IF_DEC_SPI_INTR_MASK_7 … #define mmCPU_IF_DEC_SPI_INTR_MASK_8 … #define mmCPU_IF_DEC_SPI_INTR_MASK_9 … #define mmCPU_IF_HIF_SPI_INTR_STS … #define mmCPU_IF_HIF_SPI_INTR_CLR … #define mmCPU_IF_HIF_SPI_INTR_MASK … #define mmCPU_IF_NIC_SPI_INTR_STS_0 … #define mmCPU_IF_NIC_SPI_INTR_STS_1 … #define mmCPU_IF_NIC_SPI_INTR_STS_2 … #define mmCPU_IF_NIC_SPI_INTR_STS_3 … #define mmCPU_IF_NIC_SPI_INTR_STS_4 … #define mmCPU_IF_NIC_SPI_INTR_STS_5 … #define mmCPU_IF_NIC_SPI_INTR_STS_6 … #define mmCPU_IF_NIC_SPI_INTR_STS_7 … #define mmCPU_IF_NIC_SPI_INTR_STS_8 … #define mmCPU_IF_NIC_SPI_INTR_STS_9 … #define mmCPU_IF_NIC_SPI_INTR_STS_10 … #define mmCPU_IF_NIC_SPI_INTR_STS_11 … #define mmCPU_IF_NIC_SPI_INTR_CLR_0 … #define mmCPU_IF_NIC_SPI_INTR_CLR_1 … #define mmCPU_IF_NIC_SPI_INTR_CLR_2 … #define mmCPU_IF_NIC_SPI_INTR_CLR_3 … #define mmCPU_IF_NIC_SPI_INTR_CLR_4 … #define mmCPU_IF_NIC_SPI_INTR_CLR_5 … #define mmCPU_IF_NIC_SPI_INTR_CLR_6 … #define mmCPU_IF_NIC_SPI_INTR_CLR_7 … #define mmCPU_IF_NIC_SPI_INTR_CLR_8 … #define mmCPU_IF_NIC_SPI_INTR_CLR_9 … #define mmCPU_IF_NIC_SPI_INTR_CLR_10 … #define mmCPU_IF_NIC_SPI_INTR_CLR_11 … #define mmCPU_IF_NIC_SPI_INTR_MASK_0 … #define mmCPU_IF_NIC_SPI_INTR_MASK_1 … #define mmCPU_IF_NIC_SPI_INTR_MASK_2 … #define mmCPU_IF_NIC_SPI_INTR_MASK_3 … #define mmCPU_IF_NIC_SPI_INTR_MASK_4 … #define mmCPU_IF_NIC_SPI_INTR_MASK_5 … #define mmCPU_IF_NIC_SPI_INTR_MASK_6 … #define mmCPU_IF_NIC_SPI_INTR_MASK_7 … #define mmCPU_IF_NIC_SPI_INTR_MASK_8 … #define mmCPU_IF_NIC_SPI_INTR_MASK_9 … #define mmCPU_IF_NIC_SPI_INTR_MASK_10 … #define mmCPU_IF_NIC_SPI_INTR_MASK_11 … #define mmCPU_IF_DEC_ECO_INTR_STS … #define mmCPU_IF_DEC_ECO_INTR_CLR … #define mmCPU_IF_DEC_ECO_INTR_MASK … #define mmCPU_IF_HIF_ECO_INTR_STS … #define mmCPU_IF_HIF_ECO_INTR_CLR … #define mmCPU_IF_HIF_ECO_INTR_MASK … #define mmCPU_IF_HMMU_ECO_INTR_STS … #define mmCPU_IF_HMMU_ECO_INTR_CLR … #define mmCPU_IF_HMMU_ECO_INTR_MASK … #define mmCPU_IF_NIC_ECO_INTR_STS … #define mmCPU_IF_NIC_ECO_INTR_CLR … #define mmCPU_IF_NIC_ECO_INTR_MASK … #define mmCPU_IF_MSI_X_INTR_STS_0 … #define mmCPU_IF_MSI_X_INTR_STS_1 … #define mmCPU_IF_MSI_X_INTR_STS_2 … #define mmCPU_IF_MSI_X_INTR_STS_3 … #define mmCPU_IF_MSI_X_INTR_STS_4 … #define mmCPU_IF_MSI_X_INTR_STS_5 … #define mmCPU_IF_MSI_X_INTR_STS_6 … #define mmCPU_IF_MSI_X_INTR_STS_7 … #define mmCPU_IF_MSI_X_INTR_STS_8 … #define mmCPU_IF_MSI_X_INTR_STS_9 … #define mmCPU_IF_MSI_X_INTR_STS_10 … #define mmCPU_IF_MSI_X_INTR_STS_11 … #define mmCPU_IF_MSI_X_INTR_STS_12 … #define mmCPU_IF_MSI_X_INTR_STS_13 … #define mmCPU_IF_MSI_X_INTR_STS_14 … #define mmCPU_IF_MSI_X_INTR_STS_15 … #define mmCPU_IF_MSI_X_INTR_CLR_0 … #define mmCPU_IF_MSI_X_INTR_CLR_1 … #define mmCPU_IF_MSI_X_INTR_CLR_2 … #define mmCPU_IF_MSI_X_INTR_CLR_3 … #define mmCPU_IF_MSI_X_INTR_CLR_4 … #define mmCPU_IF_MSI_X_INTR_CLR_5 … #define mmCPU_IF_MSI_X_INTR_CLR_6 … #define mmCPU_IF_MSI_X_INTR_CLR_7 … #define mmCPU_IF_MSI_X_INTR_CLR_8 … #define mmCPU_IF_MSI_X_INTR_CLR_9 … #define mmCPU_IF_MSI_X_INTR_CLR_10 … #define mmCPU_IF_MSI_X_INTR_CLR_11 … #define mmCPU_IF_MSI_X_INTR_CLR_12 … #define mmCPU_IF_MSI_X_INTR_CLR_13 … #define mmCPU_IF_MSI_X_INTR_CLR_14 … #define mmCPU_IF_MSI_X_INTR_CLR_15 … #define mmCPU_IF_MSI_X_INTR_MASK_0 … #define mmCPU_IF_MSI_X_INTR_MASK_1 … #define mmCPU_IF_MSI_X_INTR_MASK_2 … #define mmCPU_IF_MSI_X_INTR_MASK_3 … #define mmCPU_IF_MSI_X_INTR_MASK_4 … #define mmCPU_IF_MSI_X_INTR_MASK_5 … #define mmCPU_IF_MSI_X_INTR_MASK_6 … #define mmCPU_IF_MSI_X_INTR_MASK_7 … #define mmCPU_IF_MSI_X_INTR_MASK_8 … #define mmCPU_IF_MSI_X_INTR_MASK_9 … #define mmCPU_IF_MSI_X_INTR_MASK_10 … #define mmCPU_IF_MSI_X_INTR_MASK_11 … #define mmCPU_IF_MSI_X_INTR_MASK_12 … #define mmCPU_IF_MSI_X_INTR_MASK_13 … #define mmCPU_IF_MSI_X_INTR_MASK_14 … #define mmCPU_IF_MSI_X_INTR_MASK_15 … #define mmCPU_IF_MSI_X_BUSY_INTR_STS … #define mmCPU_IF_MSI_X_BUSY_INTR_CLR … #define mmCPU_IF_MSI_X_BUSY_INTR_MASK … #define mmCPU_IF_MSI_X_GEN_ADDR … #define mmCPU_IF_MSI_X_GEN_DATA … #define mmCPU_IF_MSI_X_GEN_AWPROT … #endif /* ASIC_REG_CPU_IF_REGS_H_ */
Codebase Browser
linux