/* SPDX-License-Identifier: GPL-2.0 * * Copyright 2016-2020 HabanaLabs, Ltd. * All Rights Reserved. * */ /************************************ ** This is an auto-generated file ** ** DO NOT EDIT BELOW ** ************************************/ #ifndef ASIC_REG_PMMU_PIF_REGS_H_ #define ASIC_REG_PMMU_PIF_REGS_H_ /* ***************************************** * PMMU_PIF * (Prototype: PIF) ***************************************** */ #define mmPMMU_PIF_WR_CORE_CREDITS_THRESHOLD … #define mmPMMU_PIF_RD_CORE_CREDITS_THRESHOLD … #define mmPMMU_PIF_CORE_CREDITS_THRESHOLD … #define mmPMMU_PIF_CORE_SEPARATION_DISABLE … #define mmPMMU_PIF_DISABLE_E2E_CREDITS … #define mmPMMU_PIF_RATE_LIMITER_ENABLE … #define mmPMMU_PIF_RATE_LIMITER_TOKEN_RESET … #define mmPMMU_PIF_RATE_LIMITER_SATURATION … #define mmPMMU_PIF_RATE_LIMITER_TIMEOUT_LSB … #define mmPMMU_PIF_RATE_LIMITER_TIMEOUT_MSB … #define mmPMMU_PIF_ARB_TYPE … #define mmPMMU_PIF_CLOCK_GATE_CONFIG … #define mmPMMU_PIF_CLOCK_GATE_ACTIVE … #define mmPMMU_PIF_SPI_INTERRUPT_CAUSE … #define mmPMMU_PIF_SPI_INTERRUPT_CAUSE_MASK … #define mmPMMU_PIF_SPI_INTERRUPT_REG … #define mmPMMU_PIF_SPI_INTERRUPT_MASK … #define mmPMMU_PIF_SEI_INTERRUPT_CAUSE … #define mmPMMU_PIF_SEI_INTERRUPT_CAUSE_MASK … #define mmPMMU_PIF_SEI_INTERRUPT_REG … #define mmPMMU_PIF_SEI_INTERRUPT_MASK … #define mmPMMU_PIF_DEBUG_BUFFER_CNT_CTRL … #define mmPMMU_PIF_DEBUG_WR_BUF_CNT … #define mmPMMU_PIF_DEBUG_RD_BUF_CNT … #define mmPMMU_PIF_DEBUG_WR_CORE_BUF_CNT … #define mmPMMU_PIF_DEBUG_RD_CORE_BUF_CNT … #define mmPMMU_PIF_DEBUG_WR_BUF_FULL … #define mmPMMU_PIF_DEBUG_RD_BUF_FULL … #define mmPMMU_PIF_E2E_ROUTING_CFG … #define mmPMMU_PIF_E2E_ROUTING_CFG2 … #define mmPMMU_PIF_SPI_INTERRUPT_CLEAR … #define mmPMMU_PIF_SEI_INTERRUPT_CLEAR … #define mmPMMU_PIF_BASE_ADDR_PMMU … #define mmPMMU_PIF_ADDR_MASK_PMMU … #define mmPMMU_PIF_BASE_ADDR_PCI0 … #define mmPMMU_PIF_ADDR_MASK_PCI0 … #define mmPMMU_PIF_BASE_ADDR_PCI2 … #define mmPMMU_PIF_ADDR_MASK_PCI1 … #define mmPMMU_PIF_BASE_ADDR_PCI1 … #define mmPMMU_PIF_ADDR_MASK_PCI2 … #define mmPMMU_PIF_BASE_ADDR_TPC … #define mmPMMU_PIF_ADDR_MASK_TPC … #define mmPMMU_PIF_BASE_ADDR_DEC0 … #define mmPMMU_PIF_ADDR_MASK_DEC0 … #define mmPMMU_PIF_BASE_ADDR_DEC1 … #define mmPMMU_PIF_ADDR_MASK_DEC1 … #define mmPMMU_PIF_PMMU_DBG_BASE_ADDR … #define mmPMMU_PIF_PMMU_DBG_ADDR_MASK … #define mmPMMU_PIF_PCI_DBG_BASE_ADDR … #define mmPMMU_PIF_PCI_DBG_ADDR_MASK … #define mmPMMU_PIF_DEC0_DBG_BASE_ADDR … #define mmPMMU_PIF_DEC0_DBG_ADDR_MASK … #define mmPMMU_PIF_DEC1_DBG_BASE_ADDR … #define mmPMMU_PIF_DEC1_DBG_ADDR_MASK … #define mmPMMU_PIF_TPC_DBG_BASE_ADDR … #define mmPMMU_PIF_TPC_DBG_ADDR_MASK … #endif /* ASIC_REG_PMMU_PIF_REGS_H_ */
Codebase Browser
linux